Es wurde gezeigt, dass durch die Vorpositionierung von Quantenpunkten, diese mit einem gezielten Abstand im Bereich von einigen 100 nm zueinander und daher mit einer definierten Dichte in Speicherbauelemente eingebracht werden können. Es wurde bei tiefen Temperaturen wohldefinierte Coulombblockade demonstriert. Durch die Analyse der Coulomb-Rauten war es möglich, auf die Größe und Ladeenergie von Quantenpunkten im Kanal zu schliessen. Es wurde gezeigt, dass vorpositionierte Quantenpunkte sehr gut als Floating Gate eingesetzt werden können. Die Speichereigenschaften dieser Quantenpunkte wurden im Hinblick auf die Hysteresebreite DeltaVth in Abhängigkeit der Kanalbreite, der Drainspannung und der Temperatur untersucht und diskutiert. Hierbei konnte eine deutliche Abhängigkeit der Thresholdspannung von der Kanalbreite der Struktur ermittelt werden. Für Strukturen mit einem breiten Kanal wurde festgestellt, dass der Stromfluss bereits bei negativen Gatespannungen einsetzt, während für schmale Strukturen positive Gatespannungen nötig sind, um einen Ladungstransport hervorzurufen. Zur Bestimmung der Temperaturstabilität der Ladezustände wurde sowohl die Thresholdspannung als auch die Hysteresebreite als Funktion der Probentemperatur im Bereich von 4.2K bis Raumtemperatur bei verschiedenen Drainspannungen bestimmt. Hierbei wurde festgestellt, dass die Hysteresebreite bis zu einer kritischen Temperatur stufenförmig abnimmt und danach wieder leicht ansteigt. Bei der Untersuchung der Threshold- Spannung wurde ein Unterschied Vth,zu und Vth,auf festgestellt. Erstmals konnte ein lateral und vertikal positionierter InAs Quantenpunkt als Speicher für den Betrieb bei Raumtemperatur demonstriert werden. Ferner wurde die Wirkung eines Gate-Leckstromes auf den gemessenen Drain- Strom eines monolithischen Drei-Kontakt-Struktur untersucht und diskutiert. Die untersuchten Proben basieren auf einem neuen Parallel-Design, in welchem das Gate nicht wie üblich zwischen Source und Drain positioniert wurde, sondern in serieller Verbindung mit dem Drain- oder Sourcekontakt, d.h. mit einem zentralen Drain zwischen Source und Gate, gesetzt wurde. Hierdurch konnte eine merkliche Reduzierung des Probeninnenwiderstandes erreicht werde. Zu Beginn wurden zur Charakterisierung der Probe Transportmessungen bei Raumtemperatur durchführt. Hierbei konnte verglichen mit herkömmlichen Quantendrahttranistoren realisiert auf demselbenWafer, zum einen eine deutlich höhere Transconductance durch das parallele Design erreicht werden. Zum anderen zeigte die ermittelte Transconductance nicht den erwarteten linearen Verlauf in Abhängigkeit der Drainspannung, sondern einen quadratischen. Die Messungen zeigten außerdem einen Abfall des Drain-Stromes ab einer kritischen Größe des Gate-Leckstromwertes, welcher auf ein dynamisches Gate, hervorgerufen durch die Ladungsträger aus dem Gate, zurückgeführt wird. Diese zusätzliche virtuelle Kapazität addiert sich in paralleler Anordnung zum geometrischen Gate-Kondensator und verbessert die Transistoreigenschaften. Zum Abschluss der Arbeit wurden Hochfrequenzmessungen zur Ermittlung einer Leistungsverstärkung von Drei-Kontakt-Strukturen bei Raumtemperatur für unterschiedliche Gate- und Drainspannungen durchgeführt. Um die Hochfrequenzeigenschaften der untersuchten Probe zu erhöhen, wurde hierfür ein Design gewählt, in welchem die Goldkontakte zur Kontaktierung sehr nahe an die aktive Region heranragen. Für diese Spannungskombination konnte für eine Frequenz im Gigaherz-Bereich eine positive Spannungsverstärkung > 1 dB gemessen werden. Höhere Spannungen führen zu einem Sättigungswert in der Leistungsverstärkung. Dies wird zurückgeführt auf den maximal zur Verfügung stehenden Strom in der aktiven Region zwischen den nahen Goldkontakten. Zudem wurde eine Lösung vorgestellt, um das fundamentale Problem der Impedanzfehlanpassung für Hochfrequenzmessungen von nanoelektronischen Bauelementen mit einem hohen Innerwiderstand zu lösen. Eine Anpassung der unterschiedlichen Impedanzen zwischen Bauelement und Messapparatur ist unbedingt notwendig, um Reflexionen bei der Übertragung zu vermeiden und somit die Gewinnoptimierung zu erhöhen. Zur Behebung der Fehlanpassung wurde im Rahmen dieser Arbeit ein Impedanz-Anpassungs-Netzwerk auf einer PCB-Platine realisiert, welches mit der Probe verbunden wurde. Die Anpassung wurde durch eingebaute Strichleitungen in das Layout des Anpassungsboards vorgenommen. Durchgeführte Simulationen der Probe in Verbindung mit dem Anpassungs-Netzwerk bestätigten die experimentellen Ergebnisse. Durch die Anpassung konnte der simulierte Reflexionskoeffizient deutlich reduziert werden, bei gleichzeitiger Erhöhung des Transmissionskoeffizienten. Ebenfalls zeigten die Messungen an einer Drei-Kontakt-Struktur mit Anpassungs-Board eine signifikante Verbesserung der Leistungsverstärkung. / Dynamical Charging and Discharging of laterally aligned quantum dot structures We can demonstrate that the direct positioning enables us to embed quantum dots with given periods to each other of only a few 100 nm and therefore with a defined density into the memory-structures. For low temperatures, well defined Coulombblockade can be observed. The analysis of the measured diamond patterns allows the determination of the dimension and the charging energy of the embedded quantum dots in the channel. The memory properties of these quantum dots were analyzed and discussed in terms of the hysteresis width DeltaVth which depends on the channel width, the applied drain voltage and the device temperature. The measurements reveal a dependence of the threshold voltage on the channel width of the structure. For devices with a wide channel the current transport sets in with negative applied gate voltages, in contrast to structures with narrow channels, requiring positive gate voltages to cause a current flow through the channel. To explain these results we assume that in large channels a higher negative voltage is necessary to deplete the charges out of the channel due to the higher charge density. To analyze the temperature stability of the charge states the threshold voltage as well as the hysteresis width is detected as a function of the temperature for different drain voltages in the range of 4.2K up to room temperature. It is determined that the hysteresis width decreases to a critical temperature before it rises again. For the investigation of the threshold voltage a difference between Vth,up and Vth,down is demonstrated. We assume that this difference is caused by the different charging behavior for increasing charge energies. In this work, lateral and vertical positioned InAs quantum dots could be demonstrated as a memory device operated at room temperature for the first time. Improved transistor functionality caused by gate leakage currents in nanoscaled Three Terminal Structures Further we investigate the role of gate leakage on the drain current in a monolithic, unipolar GaAs/AlGaAs heterostructure based on three leaky coupled contacts. Two in-plane barriers, defined by rows of etched holes in a two-dimensional electron gas, separate the leaky gate from the central drain and the drain from the source. Because of this the internal resistance of the structure can be appreciably decreased. It should be noted that the observed differential voltage amplification in the gate leakage regime of the studied structure is by far larger compared to the voltage amplification of any in-plane wire transistor fabricated from the same wafer, which were controlled by two non-leaking in-plane gates. The calculated transconductance increases quadratically and not in a non-linear manner, as expected. A pronounced reduction of the drain current sets in when the gate starts to leak, pointing at a large parallel gate capacitor. We associate the gate-leakage current induced gating with a virtual floating gate induced by the space charge injected from the gate. The space charge can hereby be described by a parallel gate capacitor that can control a low dimensional channel lying nearby. High frequency measurements on Three Terminal Structures High frequency measurements for determination of the power gain in Three Terminal Structures are carried out at room temperature. To improve the high frequency properties of the investigated structures a special design was chosen, where the gold contacts for contacting the sample approach very closely the active switching region. The measurements show that negative gate voltages are much more efficient to the power gain than positive ones. For these voltage combinations a power gain > 1 dB for frequencies in the GHz range is detected, whereas the power gain saturates for higher voltages. This is interpreted in terms of the maximum number of charges in the active region between the gold contacts. Furthermore an answer to the fundamental obstacle of the impedance mismatch for high frequency measurements on nanoelectronic structures with high internal resistance is given. Such a matching between the device and the measurement setup is necessary to reduce signal reflections and therefore increase the gain. To match the impedances, an impedancematching- network on a PCB-plate (printed circuit board) via integrated stubs was realized. Simulation data of the sample in connection with the matching-network is in very good agreement with the experimental data. Using the network reduces the simulated reflection coefficient and simultaneously raises the transmission coefficient. The measurements also show a significant improvement of the power gain behaviour.
| Identifer | oai:union.ndltd.org:uni-wuerzburg.de/oai:opus.bibliothek.uni-wuerzburg.de:3075 |
| Date | January 2009 |
| Creators | Spanheimer, Daniela Cornelia |
| Source Sets | University of Würzburg |
| Language | deu |
| Detected Language | German |
| Type | doctoralthesis, doc-type:doctoralThesis |
| Format | application/pdf |
| Rights | info:eu-repo/semantics/openAccess |
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