Ce mémoire de maîtrise présente le développement d'une technologie NMOS utilisée en enseignement au 1er et 2e cycle et comme preuve de concepts en recherche à l'Université de Sherbrooke. Le développement est basé sur la technologie JOPE à 6 masques utilisée en enseignement depuis les années 90. Le but de ce projet est d'optimiser ce procédé pour augmenter la reproductibilité des circuits et la densité d'intégration. Les problèmes de JOPE sont une forte résistivité de couche du polySi, une grande résistivité des contacts aluminium/polySi et aluminium/zone active ainsi qu'une grande fluctuation de la tension de seuil des transistors. Le procédé de fabrication JOPE a été optimisé pour créer JOPE2 afin d'améliorer les propriétés physiques des composantes et atteindre les objectifs fixés. Des circuits ont été fabriqués contenant des structures de caractérisations et des circuits numériques et analogiques conçus avec une règle de longueur de grille minimale de 2 [micro]m. La résistivité du polySi de JOPE2 est diminuée d'un facteur 5 en augmentant la température de déposition de la couche par LPCVD et en ajoutant une implantation ionique dédiée en plus de celle déjà prévue avec le procédé autoaligné pour les sources/drains. De cette façon, la résistivité des contacts aluminium à polySi est diminuée d'un facteur 10. La résistivité des contacts aluminium à zone active est diminuée d'un facteur 20 en augmentant la dose d'implantation ionique des sources/drains. JOPE2, tout comme JOPE, présente une variation importante de la tension de seuil causée par les charges d'interfaces Si/SiO[indice inférieur 2] et la variation de la résistivité du substrat utilisée (1 à 10 [oméga]-cm). Le faible rendement du procédé, évalué à 47 %, est causé par la faible stabilité des contacts, la grande densité de défauts et les limitations en ce qui a trait à l'alignement des masques. Pour faire suite à ce projet, un procédé NMOS à 3 [micro]m est recommandé afin d'augmenter le rendement en diminuant l'impact des défauts, améliorant la stabilité des contacts et en augmentant la qualité de l'alignement. De plus, pour augmenter la stabilité de la tension de seuil il est recommandé d'utiliser des tranches hautes résistivité. Le procédé recommandé devrait permettre de fabriquer des circuits complexes basés sur des transistors NMOS avec un rendement de 80 %.
| Identifer | oai:union.ndltd.org:usherbrooke.ca/oai:savoirs.usherbrooke.ca:11143/1567 |
| Date | January 2010 |
| Creators | Bérubé, Benoit-Louis |
| Contributors | [non identifié] |
| Publisher | Université de Sherbrooke |
| Source Sets | Université de Sherbrooke |
| Language | French |
| Detected Language | French |
| Type | Mémoire |
| Rights | © Benoit-Louis Bérubé |
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