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Previous issue date: 2014-11-27 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / CNPQ – Conselho Nacional de Desenvolvimento Científico e Tecnológico / FAPERGS - Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul / FINEP - Financiadora de Estudos e Projetos / NUCMAT - Núcleo de Caracterização de Materiais / Programa de Bolsas de Estudo Talentos Tecnosinos / itt Chip - Instituto Tecnológico de Semicondutores da Unisinos / Hongik University da Coreia do Sul / Modelab - Laboratório de Modelagem Elétrica Térmica e Mecânica de Módulos e Encapsulamentos e Eletrônicos / O desenvolvimento de novas tecnologias de encapsulamento de semicondutores tem diminuído o tamanho das trilhas das placas de circuito impresso em busca da miniaturização. Esta diminuição está chegando ao limite possível de ser construído pelo fato de apresentar problemas, como aumento da resistência, ou por ruptura por eletromigração, além do aumento do custo para o controle de partículas nas salas limpas de fabricação. O Encapsulamento sobre Encapsulamento (Package on Package - PoP) surge como uma proposta de encapsulamento com empilhamento de chips finos para reduzir a ocupação do chip na placa. A diferença de propriedades térmicas e mecânicas dos diferentes materiais que compõem o chip encapsulado pode resultar no empenamento do componente. Neste trabalho, foi simulado o comportamento termomecânico de um dispositivo eletrônico encapsulado pela tecnologia Package on Package. Foi avaliado, do ponto de vista térmico e mecânico, quais são os fatores geradores do empenamento de semicondutores encapsulados com a tecnologia PoP recorrente no processo de moldagem. As condições e parâmetros de processo de fabricação foram estudados durante a fabricação de um protótipo de chip de 40 µm de espessura e moldado com um composto de epóxi do tipo 2 (Epoxy Molding Compound - EMC) realizado no Laboratório de Materiais do Departamento de Ciências dos Materiais e Engenharia da universidade Hongik da Coreia do Sul, parceira no projeto de pesquisa. Através das medições do empenamento, por interferometria de Moiré, realizadas no laboratório de testes da empresa Sul Coreana Hana Micron, foi possível construir correlações com a simulação computacional deste componente. Os resultados desta comparação foram utilizados como base para a validação da simulação e ajustes de dados de entrada utilizados em outras três espessuras diferentes de chip de silício (70, 100 e 200 µm) e dois tipos diferentes de EMC (EMC1 e EMC2). As condições e parâmetros de processo de fabricação, a influência no empenamento das diferentes espessuras e tipos de EMC dos componentes simulados foram avaliados. As simulações realizadas com variação no EMC em componentes com chip de 40 µm mostraram que o EMC do tipo 1 apresenta uma redução de 42,39% no empenamento na parte superior do componente (Top) maior em relação ao EMC do tipo 2. No Top, o substrato com chip de 100 µm, o empenamento foi reduzido em 36,62% e no de 200 µm a redução foi de 3,29%. Os resultados mostram a importância da simulação para prever a tendência do empenamento, quando existe a necessidade de muitas variações de parâmetros de processo de fabricação. / The development of new technologies of semiconductors packaging has reduced the size of the tracks of printed circuit boards in search of miniaturization. This reduction has been reaching its own possible limits (of construction) because it has several problems, such as increase of resistance, rupture by electromigration, in addition to the increase of costs of particles control in manufacturing cleanrooms. Package on Package (PoP) comes as a proposition for encapsulation with thin chips piling in order to reduce chip occupation on the board. The difference in thermal and mechanical properties of the different materials that make up the encapsulated chip may result in the warpage of the component. In this study, the thermomechanical behavior of an electronic device encapsulated by the Package on Package technology was simulated. From the thermal and mechanical point of view, it was evaluated what factors cause the warpage of the semiconductors encapsulated with the PoP technology, warpage which is recurrent in the molding process. The manufacturing process conditions and parameters were assessed/evaluated during the making of a 40μm-thick chip prototype which was molded with a type 2 Epoxi Molding Compound - EMC - in the Materials Laboratory of Hongik University Department of Materials Science and Engineering in South Korea, our partner in this research project. Through the warpage measurements, by Moiré interferometry carried out in South Korean Hana Micron's test laboratory, we managed to build correlations with the computing simulation of this component. The results of this comparison were used as base for validation of the simulation and for adjustment of input data used in three different thickness of silicon chips (70, 100 and 200 μm) and two different EMC (EMC1 and EMC2). The manufacturing process conditions and parameters, the influence in warpage of different thicknesses and simulated components EMC types were evaluated. The simulations carried out with EMC variation in components with 40μm chip demonstrated that type 1 EMC has a decrease in warpage of the upper part of the component (Top) 42.39 percent larger than type 2 EMC. On the Top, the substract plus chip with 100 μm thickness, the warpage was reduced in 36.62 percent, and in the 200 μm chip, the reduction was by 3.29 percent. The results show the importance of simulation to predict warpage tendency, when there is the need for many variations of manufacturing production parameters.
| Identifer | oai:union.ndltd.org:IBICT/oai:www.repositorio.jesuita.org.br:UNISINOS/3620 |
| Date | 27 November 2014 |
| Creators | Colling, Fabiano Alex |
| Contributors | http://lattes.cnpq.br/2076544554717764, Carreira, Willyan Hasenkamp, Moraes, Carlos Alberto Mendes |
| Publisher | Universidade do Vale do Rio dos Sinos, Programa de Pós-Graduação em Engenharia Mecânica, Unisinos, Brasil, Escola Politécnica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UNISINOS, instname:Universidade do Vale do Rio dos Sinos, instacron:UNISINOS |
| Rights | info:eu-repo/semantics/openAccess |
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