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Previous issue date: 2018-02-07 / Atualmente, o tempo de inserção de um produto de hardware no mercado é cada vez menor apesar do crescimento de sua complexidade. Portanto, é importante que o processo de construção seja cada vez mais rápido. Entre as medidas para ganhar desempenho a otimização do tempo despendido em verificação é fundamental, pois cerca de 70% do tempo de projeto é aplicado nessa atividade. Esse processo inicia-se juntamente com o desenvolvimento, pois, caso seja detectado um erro somente no estágio final de desenvolvimento é possível que haja atrasos para cumprir os prazos de entrega. Nesse sentido, este trabalho apresenta a USAG, uma ferramenta semi-automática desenvolvida para construir ambientes de verificação usando a metodologia UVM (a qual é a metodologia padrão atualmente) aplicada ao projeto de circuitos integrados escritos em SystemVerilog. Esta ferramenta vem para ajudar no processo de verificação de hardware acelerando a criação do ambiente de verificação, uma vez que ele gera as estruturas e interconexões da metodologia e produz os arquivos para simulação. Qualquer ferramenta que suporte SystemVerilog juntamente com a Metodologia UVM pode executar o ambiente de verificação gerado pela USAG. Além disso, a ferramenta é baseada na Web para ser acessível a partir de qualquer local sem a necessidade de um sistema operacional específico ou configuração para usá-la. Finalmente, são apresentados os resultados de ambientes de verificação UVM obtidos a partir da entrada de códigos fonte em SystemVerilog na USAG. A partir dos resultados obtidos e da análise da utilização por parte de testadores conclui-se que a USAG é eficaz no que tange os objetivos propostos. / Currently, the insertion time of a hardware pro ducts in the market is decreasing despite the growth of its complexity. Therefore, it is important that the construction process is getting faster and faster. Among the ways to gain performance, the optimization of the time spent in verification is fundamental, because ab out 70% of the project time is applied in this activity. This process starts with the development, because if an error is detected only in the final stage of development, there may be delays to comply with delivery times. In this way, this work presents USAG, a semi-automatic tool developed to construct verification environments using the UVM methodology (which is the current standard methodology) applied to the design of integrated circuits written in SystemVerilog. This tool comes to assist in the hardware verification process by accelerating the creation of the verification environment as it generates the structures and interconnections of the methodology and produces the files for simulation. Any tool that supports SystemVerilog together with the UVM Methodology can execute the verification environment generated by the USAG. In addition, the tool is web-based to be accessible from any lo cation without the need for a specific operating system or configuration to use it. Finally, the results of UVM verification environments obtained from the entry of source co des in SystemVerilog in USAG are presented.
| Identifer | oai:union.ndltd.org:IBICT/oai:10.1.0.46:riu/2901 |
| Date | 07 February 2018 |
| Creators | Silva, Vinícius Bittencourt da |
| Contributors | Girardi, Alessandro Gonçalves |
| Publisher | Universidade Federal do Pampa, Mestrado Acadêmico em Engenharia Elétrica, UNIPAMPA, Brasil, Campus Alegrete |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UNIPAMPA, instname:Universidade Federal do Pampa, instacron:UNIPAMPA |
| Rights | info:eu-repo/semantics/openAccess |
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