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Previous issue date: 2015-04-24 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / lguns erros só acontecem quando o circuito é executado em sua velocidade real, assim, projetistas utilizam técnicas de depuração pós- silício para monitorar o circuito e capturar erros que ocorrem somente depois de milhões de ciclos de clock. Esse processo se tornou essencial e consome em média 35% do tempo de ciclo de desenvolvimento de um Circuito Integrado Digital. Na depuração pós-silício a limitação de observabilidade é um problema desafiador, e para identificar a causa de um erro o projetista inclui uma infraestrutura para depuração. Na técnica Trace Buffer alguns valores de sinais são armazenadas em uma memória de rastreamento, extraídos e analisados. O tamanho da memória de rastreamento restringe o número de sinais que podem ser analisados. A escolha do conjunto de sinais é essencial, porém é realizada antes mesmo de qualquer identificação de erro no projeto. Para possibilitar o monitoramento de diversos conjuntos de sinais, na indústria é utilizado uma rede de interconexão com- posto por multiplexadores encadeados (Mux Tree), que permite o projetista monitorar um subconjunto de todos os sinais que podem ser explorados. A arquitetura dessa rede não permite a seleção de qualquer conjunto de sinais, uma vez que sinais que passam pelos mesmos multiplexadores não podem ser monitorados juntos. Nesse trabalho é proposto uma nova rede de interconexão baseada na tradicional rede Ômega. A rede proposta pode ser utilizada como um dispositivo de interconexão para conectar os sinais monitorados à memória de rastreamento. Nesse trabalho é demonstrado que a rede Ômega assimétrica proposta pode reduzir em 4,5 vezes a taxa de bloqueio, ao custo de aumentar em 21% a área, se comparado à rede de Mux Tree. A rede Ômega assimétrica pode ser gerada utilizando a ferramenta proposta nesse trabalho, Vericonn, que também é capaz de gerar em Verilog outras redes assimétricas como: Redes Mux Tree, Clos e Crossbars. / Current pre-silicon verification techniques can not guarantee error free designs for complex integrated circuits during their first fabrication. Some errors are only uncovered when the device is running at full clock speed, thus, designers use post-silicon debug techniques to monitor the device, capturing errors that occur only after millions of clock cycles. This process has become essential and on average consumes 35% of the Digital Integrated Circuit development cycle. Observability limitation is a challenging problem in post-silicon debug, so to identify the root cause of an error, designers include an infrastructure for debug. In Trace Buffer technique, some signal values are stored in a Trace Buffer memory, dumped, and then analyzed. The Trace Buffer memory size limits the number of signals that can be analyzed. Choosing the signal set is an essential step, but it must be done prior to the identification of any design errors. To enable the monitoring of many sets of signals, industry uses an interconnection network composed by pipelined multiplexers (Mux Trees) that allows designers to monitor a signal subset from all tapped signals. The architecture of this network does not allow any signal subset because signals passing through the same multiplexers can not be monitored together. In this work, we propose a novel asymmetric network, based on the traditional Omega Network. We propose to use this network as an interconnection fabric to connect the monitored signals to the trace buffer. We demonstrate that our Asymmetric Omega Network is 4.5 times more effective reducing the blocking rate at the cost of 21% area overhead compared to Mux Trees. The proposed network can be generated with our tool, Vericonn, which is also capable to create others asymmetric networks like: Mux Trees, Clos Networks and Crossbars in Verilog HDL.
| Identifer | oai:union.ndltd.org:IBICT/oai:localhost:123456789/7264 |
| Date | 24 April 2015 |
| Creators | Gomes, André Barboza Maciel |
| Contributors | Ferreira, Ricardo dos Santos, Nacif, José Augusto Miranda |
| Publisher | Universidade Federal de Viçosa |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UFV, instname:Universidade Federal de Viçosa, instacron:UFV |
| Rights | info:eu-repo/semantics/openAccess |
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