Orientador : Carlos Ignacio Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T00:03:15Z (GMT). No. of bitstreams: 1 Taveira_JoseGeraldoMendes_M.pdf: 7070702 bytes, checksum: 384ca2309179da675e18e10d30fe58f6 (MD5) Previous issue date: 1991 / Resumo: É apresentado o projeto de uma matriz deportas CMOS. O capítulo 11 descreve as etapas de projeto, incluindo desde a escolha da topologia das células internas e de interface, o projeto e a simulação elétrica, até a geração do lay-out. O caprtulo III apresenta o projeto dos circuitos de aplicação, incluídos para permitir a validação da matriz. Os circuitos de apl icação são : Oscilador em anel e comparador de códigos. A matriz foi difundida no Primeiro Projeto Multi-Usuário CMOS Brasileiro. O capítulo IV apresenta os resultados dos testes efetuados, comprovando o funcionamento da matriz de acordo com o projeto. No capítulo V é proposto um sistema para geração automática de matrizes de portas capaz de gerar, a partir de um conjunto de especifjcações, matrizes de portas dedicadas / Abstract: A CMOS gate-array design is presented. Chapter II presents the design steps including topological choice for input/output and internal cells, electrical design and simulation, and lay-out generation. Chapter III presents two application circuits which were used to vaIidate the design: A ring oscillator and a code comparator. The prototypes were tested and the results can be seen in chapter IV. A gate-array automatic generation in cahapter V. This system is intended to gate-arrays having as input a complete set of specifications / Mestrado / Mestre em Engenharia Elétrica

Orientador : Hermano Medeiros Ferreira Tavares / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T22:47:38Z (GMT). No. of bitstreams: 1 Garcia_AniltonSalles_D.pdf: 9514857 bytes, checksum: 4ecf9e7f85fcc5bb86938173fa1de0d7 (MD5) Previous issue date: 1987 / Resumo: A crescente utilização de comutação e transmissão digital em áreas telefônicas locais multiestações, requer o desenvolvimento de novas metodologias para o tratamento da rede de troncos. Um dos aspectos abordados neste trabalho trata da otimização do roteamento de troncos em horizontes de longo prazo, levando-se em conta os aspectos de segurança da transmissão. São apresentados o desenvolvimento do modelo matemático utilizado, onde são destacados os procedimentos de construção das funções de custo e os aspectos computacionais envolvidos. A definição das compras dos equipamentos de transmissão ao longo do tempo, de acordo com a modularidade dos mesmos, é obtida tendo como critério a minimização do valor presente dos custos. Como exemplo de aplicação foi utilizado um dos Cenários tecnológicos adotado no estudo do planejamento da rede de Curitiba, onde são destacados os principais resultados obtidos. Um segundo aspecto tratado neste trabalho, ligado à digitalização de redes telefônicas locais, refere-se ao estudo "cross section" da quantificação dos enlaces de fibras ópticas na rede de troncos, baseado na construção dos planos de comutação e transmissao. É apresentado o modelo matemático correspondente, onde os efeitos das não linearidades decorrentes da modularidade dos sistemas ópticos são tratados através da utilização de procedimentos heurísticos na construção da função objetivo. Também são apresentados os aspectos computacionais do modelo e uma análise detalhada dos resultados de sua aplicação para as redes de troncos digitais do Rio de Janeiro e São Paulo. Finalmente, são feitas algumas propostas de melhorias para os procedimentos desenvolvidos e indicadas sugestões para continuidade deste trabalho / Abstract: The introduction of digital switching and transmission in multi-exchange local networks calls for the development of new methodologies for the planning of trunking network. The first aspect considered in this work is the optimization of the trunk routing network taking into account security constraints in a long term horizon. The mathematical mojel, an heuristic procedure for the constructionofthe objective function, anj computational aspects are alI discussed. The minimization takes into account the present values of investment~ purchasing schedule for transmission equlpments in accordance with their modularity is the main output of this study. A case study considers technological scenarios for the network in the metropolitan area of Cutitlba. Another aspect of this work draws fromthe digitalization of the trunking network. An optimized "cross section" study of the fiber-optic link is carried out, based on the construction of switching and transmission planes. Modularity of optical systems equipments is taken into accoJnt, what results in a non-linear (and non-convex) objective function. An heuristic procedure was deviced to deal with there features. The applications consider the cities of Rio de Janeiro and São Paulo. Computational aspects and detailed analysis of results are presented. Finally, suggestions for improvements and future researchs are discussed. / Doutorado / Doutor em Engenharia Elétrica

Orientador: Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T12:52:05Z (GMT). No. of bitstreams: 1 Oliveira_BernadeteAparecidadeLima_M.pdf: 7535472 bytes, checksum: e73e28ddffdc140006b4037f05f8fbef (MD5) Previous issue date: 1991 / Resumo: Esta dissertação trata a especificação de um sistema de auditoria de testabilidade de projetos de CI's digitais baseados em células. Situa a utilização de um sistema como esse no ciclo de projeto, descreve metodologias de projeto para testabilidade, particularmente os métodos de projeto com "scan", e as regras de testabilidade associadas que esse auditor deve verificar. Descreve características de ferramentas de apoio ao projeto de CIs, com enfoque especial às que são dirigi das à síntese com testabilidade ou à verificação de técnicas de projeto para testabilidade. Aproveitando as facilidades de implementação proporcionadas pelas características dos sistemas especialistas, é especificado um sistema baseado em verificação de regras constantes de uma base de conhecimento. É descrito o protótipo implementado e são comentados resultados de processamento de casos práticos. Considerando os resultados obtidos com o protótipo e as perspectivas do ambiente de projeto de CI's digitais são fornecidas conclusões sobre a validade de sistemas de verificação como o sistema especificado / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T16:00:39Z (GMT). No. of bitstreams: 1 Leite_RogerioLara_M.pdf: 681548 bytes, checksum: 4d0c0a495d19d9b6c369eb38102a2ce4 (MD5) Previous issue date: 1994 / Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa / Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T08:41:29Z (GMT). No. of bitstreams: 1 Mouallem_Janete_M.pdf: 8463458 bytes, checksum: 5a8f4f3567d462f798d96a487905e34e (MD5) Previous issue date: 1996 / Resumo: o objetivo deste trabalho é apresentar o circuito integrado para o "Tratamento da Interface de Linha" (TB47) e sua implementação em FPGAs Xilinx, através de uma metodologia de projeto TopDown. Como o TB47 foi desenvolvido para utilização em placa do sistema ClAD (Concentrador de Linhas de Assinantes Distribuido) em desenvolvimento no Centro de Pesquisa e Desenvolvimento da Telebrás, inicialmente será descrito este sistema e como o TB47 se encaixa no mesmo. Em seguida, será feita uma descrição do funcionamento do TB47 e apresentada a metodologia de projeto utilizada para seu desenvolvimento. Finalmente, será apresentada a sua implementação em dois componentes FPGAs (Field Programmable Gate Arrays) Xilinx 4008PQ208, para teste do sistema. Para isto utilizou-se o software Xilinx Automatic CAE Tools (XACT) / Abstract: Not informed. / Mestrado / Doutor em Engenharia Elétrica

Orientador: Mario Lucio Cortes / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-22T02:12:05Z (GMT). No. of bitstreams: 1 Adario_AlexandroMagnodosSantos_M.pdf: 12173429 bytes, checksum: 7ec475633b793722074b6ede4d259d0c (MD5) Previous issue date: 1997 / Resumo: Este trabalho propõe uma metodologia de projeto de circuitos digitais envolvendo o uso do modelamento comportamental e síntese de alto nível visando o mapeamento tecnológico em componentes reprogramáveis do tipo FPGA. Apresenta uma arquitetura de processador de vizinhança aplicada a imagens digitais e os resultados de sua simulação e da implementação utilizando a metodologia apresentada. Os objetivos principais do trabalho são a validação da metodologia, fazendo um estudo das limitações das ferramentas envolvidas no ciclo de projeto e o impacto na concepção e implementação dos modelos. Também são apresentadas novas contribuições ao modelo da arquitetura proposta. / Abstract: This work proposes a digital circuit design methodology using behavioral modelling and high-level synthesis for technological mapping in FPGA devices. Also, this work introduces an archictecture for neighboorhood processors for digital image applications and the results of its simulation and implementation using the proposed methodology. The main goals of the work are validation of the methodology, including a study on the limitations of the tools used in the design cycle and its impact on model design and implementation. New enhancements to the proposed architecture are also presented. / Mestrado / Mestre em Ciência da Computação

Orientador : Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T22:19:04Z (GMT). No. of bitstreams: 1 Melo_WellingtonRomeirode_M.pdf: 2432578 bytes, checksum: 9e5b1bb341c4c2a6921721ebacc67ae8 (MD5) Previous issue date: 2004 / Mestrado

Orientador: Norian Marranghello / Banca: Maria Eliza Brefere Arnoni / Banca: Luiz Carlos Begosso / Resumo: O ensino é de vital importância para a evolução de uma sociedade. Metodologias e ferramentas de ensino visam otimizar e facilitar o aprendizado de forma que o processo de aprendizagem seja eficiente. Descreve-se nesta dissertação um ambiente de apoio ao ensino - chamado Classroom - com ênfase na Teoria das Inteligências Múltiplas cujo objetivo é fornecer ferramentas e guias para a criação de aulas virtuais, facilitando a composição e exposição de complementos para aulas presenciais. Além do ambiente e suas ferramentas, descreve-se também os raciocínios que nortearam a criação de um curso complementar de Sistemas Digitais para demonstração do uso do ambiente, tanto pelo professor que o criou quanto pelos alunos que o estudaram e avaliaram. Em seguida, são relatadas as formas de avaliação do ambiente, bem como os resultados obtidos. Por fim, conclui-se a dissertação com indicações dos pontos positivos que foram identificados com os resultados das avaliações e de melhorias que podem ser realizadas em extensões do ambiente Classroom. / Abstract: Teaching has a vital importance to the evolution of a society. Teaching methodologies and tools aim to optimize and facilitate the learning process so that it becomes more efficient. This dissertation describes a teaching support environment - named Classroom - based on the Theory of Multiple Intelligences whose goal is to provide tools and guides to the creation of virtual classes, facilitating the composition of and exposure to material complimentary to that presented in attendance classes. Besides the environment and its tools, it is also described the reasoning behind the creation of a complementary Digital Systems course to demonstrate the use of the environment by the professor and the students that tested it. Afterwards, the process to evaluate the environment is presented, as well as the obtained results. In the end, the dissertation is concluded with indication of the positive and negative points that were identified by analyses of the evaluations results. Improvements are also proposed so that the Classroom environment may be extended. / Mestre

Submitted by Amauri Alves (amauri.alves@ufv.br) on 2016-02-12T13:56:54Z No. of bitstreams: 1 texto completo.pdf: 1954226 bytes, checksum: 9ae13d3f843542097b6e3009a011d0ec (MD5) / Made available in DSpace on 2016-02-12T13:56:55Z (GMT). No. of bitstreams: 1 texto completo.pdf: 1954226 bytes, checksum: 9ae13d3f843542097b6e3009a011d0ec (MD5) Previous issue date: 2015-04-24 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / lguns erros só acontecem quando o circuito é executado em sua velocidade real, assim, projetistas utilizam técnicas de depuração pós- silício para monitorar o circuito e capturar erros que ocorrem somente depois de milhões de ciclos de clock. Esse processo se tornou essencial e consome em média 35% do tempo de ciclo de desenvolvimento de um Circuito Integrado Digital. Na depuração pós-silício a limitação de observabilidade é um problema desafiador, e para identificar a causa de um erro o projetista inclui uma infraestrutura para depuração. Na técnica Trace Buffer alguns valores de sinais são armazenadas em uma memória de rastreamento, extraídos e analisados. O tamanho da memória de rastreamento restringe o número de sinais que podem ser analisados. A escolha do conjunto de sinais é essencial, porém é realizada antes mesmo de qualquer identificação de erro no projeto. Para possibilitar o monitoramento de diversos conjuntos de sinais, na indústria é utilizado uma rede de interconexão com- posto por multiplexadores encadeados (Mux Tree), que permite o projetista monitorar um subconjunto de todos os sinais que podem ser explorados. A arquitetura dessa rede não permite a seleção de qualquer conjunto de sinais, uma vez que sinais que passam pelos mesmos multiplexadores não podem ser monitorados juntos. Nesse trabalho é proposto uma nova rede de interconexão baseada na tradicional rede Ômega. A rede proposta pode ser utilizada como um dispositivo de interconexão para conectar os sinais monitorados à memória de rastreamento. Nesse trabalho é demonstrado que a rede Ômega assimétrica proposta pode reduzir em 4,5 vezes a taxa de bloqueio, ao custo de aumentar em 21% a área, se comparado à rede de Mux Tree. A rede Ômega assimétrica pode ser gerada utilizando a ferramenta proposta nesse trabalho, Vericonn, que também é capaz de gerar em Verilog outras redes assimétricas como: Redes Mux Tree, Clos e Crossbars. / Current pre-silicon verification techniques can not guarantee error free designs for complex integrated circuits during their first fabrication. Some errors are only uncovered when the device is running at full clock speed, thus, designers use post-silicon debug techniques to monitor the device, capturing errors that occur only after millions of clock cycles. This process has become essential and on average consumes 35% of the Digital Integrated Circuit development cycle. Observability limitation is a challenging problem in post-silicon debug, so to identify the root cause of an error, designers include an infrastructure for debug. In Trace Buffer technique, some signal values are stored in a Trace Buffer memory, dumped, and then analyzed. The Trace Buffer memory size limits the number of signals that can be analyzed. Choosing the signal set is an essential step, but it must be done prior to the identification of any design errors. To enable the monitoring of many sets of signals, industry uses an interconnection network composed by pipelined multiplexers (Mux Trees) that allows designers to monitor a signal subset from all tapped signals. The architecture of this network does not allow any signal subset because signals passing through the same multiplexers can not be monitored together. In this work, we propose a novel asymmetric network, based on the traditional Omega Network. We propose to use this network as an interconnection fabric to connect the monitored signals to the trace buffer. We demonstrate that our Asymmetric Omega Network is 4.5 times more effective reducing the blocking rate at the cost of 21% area overhead compared to Mux Trees. The proposed network can be generated with our tool, Vericonn, which is also capable to create others asymmetric networks like: Mux Trees, Clos Networks and Crossbars in Verilog HDL.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T07:16:47Z (GMT). No. of bitstreams: 1 Lima_JoseErickdeSouza_M.pdf: 6787187 bytes, checksum: 105b3b5aec8638e48cd17d79b4962b1d (MD5) Previous issue date: 2010 / Resumo: Este trabalho descreve um sistema constituído de diversos instrumentos, que se encontram interligados e gerenciados por um aplicativo de software, implementando um ambiente compacto para a caracterização de conversores analógico-digitais, de acordo com os procedimentos descritos nas normas IEEE 1057-1994 e IEEE 1241-2000. O sistema desenvolvido possui limitações quanto aos tipos de conversores analógico-digitais que podem ser testados, devidas às restrições impostas pelos equipamentos disponíveis neste momento. Sua estrutura, no entanto, foi concebida para permitir a expansão destes limites com a troca dos instrumentos limitantes à medida que estes forem adquiridos. A avaliação da sua funcionalidade foi realizada testando dois conversores analógico-digitais que têm características distintas. Enquanto um dos dispositivos testados tem resolução nominal de 10 bits e taxa de conversão de 80 MSPS, o outro tem resolução de 8 bits e taxa de conversão nominal de 8kSPS. A motivação para o desenvolvimento deste sistema está no projeto de conversores analógico-digitais integrados que se encontra em andamento no LPM-FEEC-Unicamp. A disponibilidade de um ambiente de teste com as propriedades do sistema desenvolvido é um requisito importante para o sucesso do projeto, pois viabiliza a verificação imediata dos circuitos construídos, reduzindo o tempo de convergência às metas do projeto / Abstract: This paper describes a system composed of various instruments, which are interconnected and managed by a software application, implementing a compact environment for characterization of analog-digital converters, according to the procedures described in IEEE 1057-1994 and IEEE 1241 -2000. The developed system has limitations on the kinds of analog-digital converters that can be tested due to restrictions imposed by the equipment available at the moment. Its structure, however, was designed to allow the expansion of these limits with the exchange of the limiting instruments as they are acquired. The evaluation of its functionality was performed by testing two analog-digital converters that have distinct characteristics. While one of the tested devices has nominal resolution of 10 bits and conversion rate of 80 MSPS, the other has 8-bit resolution and conversion rate four orders of magnitude below. The motivation for developing this system is the design of integrated analog-digital converters that is being carried on at the LPM-FEEC-Unicamp. The availability of a test environment with the properties of the developed system is an important requisite for the success of the project because it enables the immediate verification of the constructed circuits, thus reducing the convergence time to the project goals / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica