Orientador: Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-23T02:58:50Z (GMT). No. of bitstreams: 1 JaraPerez_MarceloArturo_D.pdf: 13161407 bytes, checksum: 06cc03b52bc981c0309838ebf8cd7fa2 (MD5) Previous issue date: 1997 / Resumo: Neste trabalho realiza-se o estudo do algoritmo SOFM (Self-Organizing Feature Map) para a sua Implementação em circuitos digitais ASIC VLSI. Foram projetados e construídos 2 chips: o primeiro implementa uma célula da rede neural e o segundo o bloco WTA (Winner-takes-All). O sistema foi inicialmente simulado com uma linguagem procedural (ANSI-C), construindo-se um programa com interface gráfica para plataforma UNIX. Posteriormente, foi realizada uma descrição em alto nível usando a linguagem VHDL (Very high-speed circuits Hardware Description Language). Em seguida, a descrição foi feita a nível RTL (Register Transfer LeveI) e o circuito foi sintetizado e otimizado seguindo uma metodologia Top-Down. Os circuitos foram implementados em tecnologia digital usando um processo CMOS de 1,2 microns para as células e de 0,8 microns para o bloco WTA. Esses circuitos foram objeto de testes e verificação funcional, para avaliação de seu desempenho. Os resultados permitiram verificar a validade da metodologia Top-Down para o projeto de sistema:; eletrônicos complexos. A frequência máxima de operação das células excede 20 MHz e a do bloco WTA excede 50 MHz. A dissipação de potência para 20 MHz foi de aproximadamente 50 mW para uma célula. Todos os circuitos foram implementados usando ferramentas de projetos(CAD-EDA)da Mentor-Graphics Co,e bibliotecas std-cells CMOS AMS. Observaram-se algumas diferenças entre os resultados das simulações e as medidas experimentais / Abstract: : A Kohonen-based (SOFM - Self-Organizing Feature Map ) artificial neural network was simulated, modelated and hardware implemented in a VLSI circuit. A Top-Down methodological approach was used by using ANSI-C and VHDL (Very High Speed Circuits, Hardware Description Language). The original SOFM algorithm was lightly modified for customizing to the hardware implementation requirements. After a high-level modeling and simulation, a fully-digital VLSI Neuroprocessor chip prototype was designed and manufactured in a CMOS 1.2microns technology. Most of the circuits structures of Neuron were automatically generated from a VHDL RTL description using automatic synthesis, the others were obtained trough conventional schematics procedure. After functional verification, the resulting circuits were optimizated (drived by silicon area minimization) and mappe d to the AMS technology, a 2-level metal process from Austria Mikro Systeme. The Neuron cell has 6 bi-directional 3-bits capability connections, used for neighbours communication, Allowing to implement a hexagonal type dynamic Nc(t) neighbourhood. Both Nc(t) radio and gain Alfa function may be programmed by using a set of registers, allowing high flexibility for studying different SOFM algorithm convergence conditions. A second chip was designed and manufacture dusing a AMS CMOS0.8 microns technology for implementing a competitive on-chip learning. This circuit is part of a WTA (Winner-Takes-All) block used for determine a winner cell in each epoch of the self-organized training phase. Some differences were observed after comparing measures and simulation results / Doutorado / Doutor em Engenharia Elétrica

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-22T08:24:56Z (GMT). No. of bitstreams: 1 Abdnur_ThiagoBorges_M.pdf: 3580657 bytes, checksum: 2f83cda26eeb7b31a6ed647c31e27117 (MD5) Previous issue date: 2012 / Resumo: Com a mudança da maior parte das arquiteturas convencionais para multi-core a comunica _cão entre as diferentes unidades de processamento se torna um problema de destaque, principalmente no que tange _a transferência de dados entre cores. Apesar do enorme impacto no desempenho, é limitado o número de trabalhos científicos que tratam sobre novas soluções para o problema, o foco mais comum é realizar a comunicação através da memória ou endereços específicos mapeados em memória. Nesta dissertação foi definido um modelo de comunicação que acrescenta três novas instruções ao conjunto de instruções do SPARCv8, permitindo que diferentes cores transportem dados entre si diretamente, sem a latência derivada do uso de uma memória compartilhada e de Lucas, como _e o caso da atual implementação do LEON3. Avaliou-se esse modelo de comunicação através de diversos tipos de aplicações sintéticas como produtor-consumidor e pipeline. Para tornar o protótipo em FPGA mais realista, também foi construído um modelo de atraso para a memória principal do sistema, para que o desempenho relativo entre processador e memória _que mais próximo do real. Foi adicionado um suporte básico _as novas instruções no compilador para seu uso em código C através de asm-inline. De forma geral, obteve-se ganhos de 3% _a até 70 vezes, em termos de tempo de execução, em comparação ao uso de memória compartilhada e Lucas / Abstract: As processors design shift towards multicore architectures, new challenges arise to increase the core to core communication efficiency. Despite the potential huge performance impact, the number of papers focusing on this problem is limited. In this project, we define a communication model, adding three new instructions to the SPARCv8 instruction set, to allow different cores to communicate directly, without the shared memory and lock latencies. We implemented the model inside the LEON3 VHDL and evaluated it using synthetic benchmarks like producer-consumer and pipeline. To make the FPGA prototype timings more realistic, we also implemented a new memory timer so that it keeps the processor-memory speed ratio closer to real values. We also created the basic compiler support for these new instructions through intrinsic, converted to inline assembly in C code. Our overall results improve the performance from 3% to up to 70 times faster / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador: Luiz Carlos Kretly / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T00:05:19Z (GMT). No. of bitstreams: 1 Souza_DanielCardosode_M.pdf: 24727698 bytes, checksum: 802ba54b2fef69d2a43dfbabc8b9f7c4 (MD5) Previous issue date: 1998 / Resumo: A crescente ênfase sobre a operação portátil de computadores e sistemas de telecomunicação prioriza circuitos de baixa potência, ainda que de alta velocidade. As opções tecnológicas existentes para aplicações digitais na faixa de 100MHz até 1 GHz são as famílias ECL em silício, DCFL em arseneto de gálio (GaAs), bem como ASICs CMOS realizados em processos avançados de Si, e somente as duas últimas podem proporcionar baixos consumos de potência. Em GaAs, DCFL é a principal opção de famíliadigital de baixa potência. Neste trabalho, descreve-se o projeto full-custom de um CI divisor de freqüências de módulo variável e contador de década, realizado na família DCFL de GaAs. A topologia deste CI é inteiramente baseada na arquitetura clássica do TTL 7490, que foi escolhida por causa de sua versatilidade, e toda a sua funcionalidade lógica é mantida: o CI proposto pode operar tanto como um contador BCD quanto como um divisor de frequências por N, com N na faixa de 2 até 10. A razão da divisão, N, pode ser configurada unicamente através de conexões diretas entre pinos do CI. Por isso, o CI projetado neste trabalho será referido como o 7490-like. Suas aplicações são em síntese/divisão de frequências, contagem, instrumentação de alta frequência e na composição de circuitos digitais de alta velocidade, podendo-se usá-lo na entrada de outros blocos. ... Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: The increasing emphasis on the portable operation of computers and communication systems has placed a priority on low-power, yet high-speed, circuits. The existing viable technologies for digital applications in the range fTom100 l Hz up to 1 GHz are Si ECL and GaAs DCFL families, as well as high-speed CMOS ASICs implemented in advanced Si processes, and only the last two options offer low power consumption. In GaAs technology, DCFL is the main choice for a low-power digital family. In this work, a variable modulus frequency divider and decade counter IC was designed in the GaAs DCFL family. This work describes the full-custom design procedures for this IC, starting from its logic design, until the completion of the final layout version. This DCFL counter circuit topology is entirely based upon the classical TTL 7490 architecture, which was chosen because of its versatility, and all its functionality is retained: this IC can operate either as a decade (BCD) counter, or as a frequency divider by N, being N any integer in the range from 2 to 10. The frequency division modulus N can be set solely by means of direct connections between certain IC pins. Therefore, the IC designed in this work will be referred to as the 7490-like. This circuit's usual applications are: frequency synthesis or division, counting, high frequency instrumentation and as a block in the composition of high speed digital circuits; the IC can also be used before the input to other blocks. ... Note: The complete abstract is available with the full electronic digital thesis or dissertations / Mestrado / Mestre em Engenharia Elétrica

Orientador : Jacobus Wilibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T10:05:20Z (GMT). No. of bitstreams: 1 Chueiri_IvanJorge_M.pdf: 14720870 bytes, checksum: 618b71ab7ca41e4aae5585876627dec7 (MD5) Previous issue date: 1993 / Resumo: Este trabalho visa criar um elo entre processos e projetos de Circuitos Integrados e Dispositivos no Laboratório de Pesquisa e Dispositivos. Na área referente a processos, o Laboratório de Pesquisa e Dispositivos vem desenvolvendo a técnica de "Difusão de Enxofre em Arseneto de Gálio por Processamento Térmico Rápido" e obtendo dispositivos básicos. Dessa forma a partir deste trabalho foram extraidos os parâmetros Spice dos dispositivos em Arseneto de Gálio que vem sendo processados tanto desenvolvemos no Laboratório 39 do LPD. Para um programa de extração (Statz de parâmetros para o modelo de Raytheon et aI.) , utilizado em SPICE3D2 (UCBerkeley). Obtivemos ajustes das curvas caracteristicas experimentais e de modelo com erro menor que 4%. Juntamente com estes parâmetros foram escritos arquivos de tecnologia, que são regras de projetos para o desenho de novos circuitos. Foi desenvolvido um "chipteste" contendo dispositivos e circuitos, com finalidade de se extrair parâmetros e testar a performance de cada um dos circuitos / Abstract: The intent of the thesis. "A Contribution to Integrated Circuit Projects With GaAs MESFET", is to obtain a relationship between the Research on Devices laboratory (lPD) GaAs process and the integrated circuits develop using this process. The LPD develops integrated circuits using the "Rapid Thermal Diffusion of Sulphur in GaAs". The SPICE parameters of the GaAs devices (depletion transistors), made using this process, was extracted. A computer program was developed, that takes as input the carachteristics' curves of a device and gives as output the SPICE parameters according to the Raytheon Model (Statz et aI.). This model is used in the SPICE3-D2 (and upgraded version) developed by UC-Berkeley. We have obtained the experimental characteristics' curves fit with that of the medel with an errer les5 than 4%. We have, also written the technology file/design rules for MAGIC-6.3, for the LPD diffusion process. Using MAGIC we have developed a test chip ("chipteste") with devices and circuits. These devices will be used to extract parameters that will contribute to the fine tuning of the model and the LPD process / Mestrado / Mestre em Engenharia Elétrica

Made available in DSpace on 2014-06-11T19:29:39Z (GMT). No. of bitstreams: 0 Previous issue date: 2009-08-21Bitstream added on 2014-06-13T20:19:44Z : No. of bitstreams: 1 costaneto_a_me_sjrp.pdf: 316929 bytes, checksum: 812a1d9aaa7c2c0a64b9a5ae34eed517 (MD5) / O ensino é de vital importância para a evolução de uma sociedade. Metodologias e ferramentas de ensino visam otimizar e facilitar o aprendizado de forma que o processo de aprendizagem seja eficiente. Descreve-se nesta dissertação um ambiente de apoio ao ensino – chamado Classroom – com ênfase na Teoria das Inteligências Múltiplas cujo objetivo é fornecer ferramentas e guias para a criação de aulas virtuais, facilitando a composição e exposição de complementos para aulas presenciais. Além do ambiente e suas ferramentas, descreve-se também os raciocínios que nortearam a criação de um curso complementar de Sistemas Digitais para demonstração do uso do ambiente, tanto pelo professor que o criou quanto pelos alunos que o estudaram e avaliaram. Em seguida, são relatadas as formas de avaliação do ambiente, bem como os resultados obtidos. Por fim, conclui-se a dissertação com indicações dos pontos positivos que foram identificados com os resultados das avaliações e de melhorias que podem ser realizadas em extensões do ambiente Classroom. / Teaching has a vital importance to the evolution of a society. Teaching methodologies and tools aim to optimize and facilitate the learning process so that it becomes more efficient. This dissertation describes a teaching support environment – named Classroom – based on the Theory of Multiple Intelligences whose goal is to provide tools and guides to the creation of virtual classes, facilitating the composition of and exposure to material complimentary to that presented in attendance classes. Besides the environment and its tools, it is also described the reasoning behind the creation of a complementary Digital Systems course to demonstrate the use of the environment by the professor and the students that tested it. Afterwards, the process to evaluate the environment is presented, as well as the obtained results. In the end, the dissertation is concluded with indication of the positive and negative points that were identified by analyses of the evaluations results. Improvements are also proposed so that the Classroom environment may be extended.

Made available in DSpace on 2014-06-11T19:29:40Z (GMT). No. of bitstreams: 0 Previous issue date: 2012-12-13Bitstream added on 2014-06-13T20:19:47Z : No. of bitstreams: 1 mertes_jg_me_sjrp.pdf: 1925204 bytes, checksum: 46490bb6ae153565ad970cc3d025ddfc (MD5) / Este trabalho descreve um sistema para o processamento de imagens digitais coloridas. Este sistema possui um conjunto de filtros, o qual aliado a um controlador pode ser configurado pelo usuário através de um arquivo de configuração, buscando a melhor adequação do sistema às imagens a serem tratadas. O conjunto de filtros é composto por filtros que desempenham as tarefas de suavização, deteção de borda, equalização de histogramas, normalização de cores e normalização de luminância. O sistema foi descrito utilizando a linguagem de descrição de hardware System Verilog e implementado em um FPGA. Devido à sua característica reconfigurável, este sistema mostrou-se capaz de processar diversos tipos de imagens coloridas, ajustando-se facilmente às mais diferentes aplicações / This work describes a colored digital images processing system. This system has a set of filters, which in junction with a controller can be configured by the user through a setup file, in order to adapt the system to the images to be treated.This set is composed by several filters that perform tasks such as smoothing, edge detection, histogram equalization, color normalization and luminance normalization. The system was described using hardware description language (System Verilog), and implemented in an FPGA. Due to its reconfigurable caracteristic, this system showed capable of processing several types of colored images, easily fitting to a broad set of applications

Orientador: Norian Marranghello / Banca: Furio Damiani / Banca: Alexandre C. Rodrigues da Silva / Resumo: Este trabalho descreve um sistema para o processamento de imagens digitais coloridas. Este sistema possui um conjunto de filtros, o qual aliado a um controlador pode ser configurado pelo usuário através de um arquivo de configuração, buscando a melhor adequação do sistema às imagens a serem tratadas. O conjunto de filtros é composto por filtros que desempenham as tarefas de suavização, deteção de borda, equalização de histogramas, normalização de cores e normalização de luminância. O sistema foi descrito utilizando a linguagem de descrição de hardware System Verilog e implementado em um FPGA. Devido à sua característica reconfigurável, este sistema mostrou-se capaz de processar diversos tipos de imagens coloridas, ajustando-se facilmente às mais diferentes aplicações / Abstract: This work describes a colored digital images processing system. This system has a set of filters, which in junction with a controller can be configured by the user through a setup file, in order to adapt the system to the images to be treated.This set is composed by several filters that perform tasks such as smoothing, edge detection, histogram equalization, color normalization and luminance normalization. The system was described using hardware description language (System Verilog), and implemented in an FPGA. Due to its reconfigurable caracteristic, this system showed capable of processing several types of colored images, easily fitting to a broad set of applications / Mestre

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-08T21:29:56Z (GMT). No. of bitstreams: 1 Santos_RicardoRibeirodos_D.pdf: 1101695 bytes, checksum: 4ed1029f4633af49dda77618650600a7 (MD5) Previous issue date: 2007 / Resumo: Anúncios recentes sobre os limites do desempenho dos processadores devido ao alcance da barreira térmica têm motivado a pesquisa sobre novas organizações arquiteturais e modelos de execução que visam continuar o aumento de desempenho dos processadores. Este trabalho propõe uma nova arquitetura de processador denominada 2D-VLIW. A arquitetura possui uma organização arquitetural baseada em uma matriz bidimensional de unidades funcionais e de registradores distribuídos ao longo dessa matriz. O modelo de execução 2D-VLIW possibilita que instruções longas, formadas por operações simples, sejam buscadas na memória e executadas sobre a matriz de unidades funcionais. Além disso, são propostos algoritmos para geração de código para extrair o paralelismo e preparar o código para ser executado sobre a arquitetura. Algumas contribuições deste trabalho são a concepção de uma nova arquitetura de processador que explora paralelismo em nível de instruções através de um novo arranjo dos elementos arquiteturais, a adoção de um modelo de execução que captura a geometria dos DAGs e associa os vértices e arestas desses DAGs aos recursos do hardware, um conjunto de algoritmos para escalonamento de instruções, a alocação de registradores e a codificação de instruções na arquitetura 2D-VLIW. Os resultados experimentais comparam o desempenho do modelo de execução dessa arquitetura com o modelo EPIC adotado pelo processador HPL-PD. O speedup obtido por 2D-VLIW foi de 5% at'e 63%. A estratégia de escalonamento adotada por 2D-VLIW foi também avaliada e os ganhos obtidos através do OPC e OPI foram até 4 vezes melhores que aqueles obtidos por um algoritmo de escalonamento baseado em list scheduling / Abstract: Recent announcements on processor performance limits due to the thermal barrier have motivated research into innovative architectural organizations and execution models to sustain the increase of performance. This work proposes a new architecture named 2D-VLIW. The architecture provides a new architectural organization of the processing elements by using a two-dimensional functional units matrix and registers spread out along this matrix. The 2D-VLIW execution model fetches long instructions comprised of simple operations in the memory and dispatches these operations to the matrix. Moreover, the work presents new algorithms for code generation which are the responsible for extracting the parallelism of the applications and preparing the code for the 2D-VLIW architecture. Some contributions of this work are a new high performance architecture that exploits instruction level parallelism by a new arrangement of the architectural elements, the adoption of an execution model that captures the geometry of the DAGs and matches them to the hardware resources, a set of algorithms for code generation that make them possible to schedule instructions, allocate registers and encode long instructions of the 2D-VLIW architecture. Experimentos were used for comparing the performance of the 2D-VLIWexecution model to the EPIC execution model of the HPL-PD architecture. The speedup obtained by 2D-VLIW ranges from 5%-63% for all the evaluated programs. The scheduling strategy based on subgraph isomorphism was also evaluated and the OPC and OPI gains were up to 4× better than that of the list scheduling algorithm / Doutorado / Doutor em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-11T08:21:02Z (GMT). No. of bitstreams: 1 Pimenta_ValdineyAlves_M.pdf: 5178774 bytes, checksum: 75a2335b2db0969f79ae380d7479bff2 (MD5) Previous issue date: 2008 / Resumo: Contrariando as projeções para crescimento da economia mundial, o mercado de semicondutores cresce de forma acelerada, a uma taxa superior a 10% ao ano, movimentando anualmente mais de 270 bilhões de dólares. Acompanhando este crescimento, a importação de componentes eletrônicos pelo Brasil é um dos ítens que mais contribuem negativamente em sua balança comercial, deixando claro que o país não tem atuado de forma econômicamente interessante neste mercado. Um consórcio formado por 8 das principais universidades brasileiras, chamado BrazilIP, foi criado tendo como principal intuito inserir o Brasil no seleto grupo de países produtores de artefatos em semicondutores, em especial, na produção de componentes na forma de propriedade intelectual (IPs). Este grupo tem alcançado considerável sucesso ao longo dos últimos anos e é o foco da presente dissertação. O autor, que participou dos três primeiros anos de vida deste consór.cio, buscou registrar, na forma de método, as propostas, cursos, documentos e experiências ocorridas durante seu envolvimento. São também apresentados casos reais de aplicação da metodologia no desenvolvimento de um decoder de áudio MP3 e um codificador RSA. Uma das intenções deste trabalho é evitar que todo o conhecimento, adquirido e gerado pelo consórcio, se volatilize, além de permitir, através deste registro e exemplos de seu uso, que o método seja facilmente reaplicado em outras instituições de pesquisa. Somando-se a estas contribuições, didáticas e documentais, a dissertação ainda analisa vários pontos, positivos e negativos, sobre sua utilização e pioneirismo, propondo complementações e aprimoramentos / Abstract: Contrary to the projections ofthe worldwide economy's growth rate, the semiconductor market, estimated in 270 billions of dollars, grows over 10% each year. The electronic components market in Brazil has been growing at the same rate and poses a huge payout for the country in this area, leading to efforts in semiconductor training. The Brazil-IP consortium, formed by 8 of the major universities in Brazil, was created to try to insert the .country into the select group of countries that design semiconductors, focusing on intellectual property (IP) market. This group has achieved a considerable success over the past years and the systematization of its methodology is the focus of this dissertation. The contributions of this work are divided into three groups: (1) It registers the methodology in a reproducible way since the proposals, courses, documents and experiences that took place during the fist years were not put together. Since the author participated in the first three years, he is one of the recommended persons to do that. (2) It also exemplifies the methodology with real case studies, MP3 decoder and RSA, which is small enough to be used as first case exercise for new designers to be trained. (3) Finally it comments, makes suggestions and analyses the positive and negative points of the methodology as applied in the Institute of Computing, proposing enhancements and complementation / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação

Orientador: Suely Cunha Amaro Mantovani / Banca: José Raimundo de Oliveira / Banca: Nobuo Oki / Resumo: Neste trabalho descreve-se uma metodologia para síntese e otimização de circuitos digitais, usando a teoria de algoritmos evolutivos e como plataforma os dispositivos reconfiguráveis, denominada Hardware Evolutivo do inglês- Evolvable Hardware - EHW. O EHW, tornou-se viável com o desenvolvimento em grande escala dos dispositivos reconfiguráveis, Programmable Logic Devices (PLD’s), cuja arquitetura e função podem ser determinadas por programação. Cada circuito pode ser representado como um indivíduo em um processo evolucionário, evoluindo-o através de operações genéticas para um resultado desejado. Como algoritmo evolutivo, aplicou-se o Algoritmo Genético (AG), uma das técnicas da computação evolutiva que utiliza os conceitos da genética e seleção natural. O processo de síntese aplicado neste trabalho, inicia por uma descrição do comportamento do circuito, através de uma tabela verdade para circuitos combinacionais e a tabela de estados para os circuitos seqüenciais. A técnica aplicada busca o arranjo correto e minimizado do circuito que desempenhe uma função proposta. Com base nesta metodologia, são implementados alguns exemplos em duas diferentes representações (mapas de fusíveis e matriz de portas lógicas). / Abstract: In this work was described a methodology for optimization and synthesis of digital circuits, which consist of evolving circuits through evolvable algorithms using as platforms reconfigurable devices, denominated Evolvable Hardware (EHW). It was became viable with the large scale development of reconfigurable devices, whose architecture and function can be determined by programming. Each circuit can be represented as an individual within an evolutionary process, evolving through genetic operations to desire results. Genetic Algorithm (GA) was applied as evolutionary algorithm where this technique evolvable computation as concepts of genetics and natural selection. The synthesis process applied in this work starts from a description from the circuits behavior. Trust table for combinatorial circuits and state transition table for sequential circuits were used for synthesis process. This technic applied search the correct arrange and minimized circuit which response the propose function. Based on this methodology, some examples are implemented in two different representations (fuse maps and logic gate matrices). / Mestre