Made available in DSpace on 2014-12-17T15:48:10Z (GMT). No. of bitstreams: 1 AparecidaLM_DISSERT.pdf: 8059053 bytes, checksum: a243ee0772a785a00c8a0670955a7cae (MD5) Previous issue date: 2014-02-21 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / Alongside the advances of technologies, embedded systems are increasingly present in our everyday. Due to increasing demand for functionalities, many tasks are split among processors, requiring more efficient communication architectures, such as networks on chip (NoC). The NoCs are structures that have routers with channel point-to-point interconnect the cores of system on chip (SoC), providing communication. There are several networks on chip in the literature, each with its specific characteristics. Among these, for this work was chosen the Integrated Processing System NoC (IPNoSyS) as a network on chip with different characteristics compared to general NoCs, because their routing components also accumulate processing function, ie, units have functional able to execute instructions. With this new model, packets are processed and routed by the router architecture. This work aims at improving the performance of applications that have repetition, since these applications spend more time in their execution, which occurs through repeated execution of his instructions. Thus, this work proposes to optimize the runtime of these structures by employing a technique of instruction-level parallelism, in order to optimize the resources offered by the architecture. The applications are tested on a dedicated simulator and the results compared with the original version of the architecture, which in turn, implements only packet level parallelism / Com os avan?os tecnol?gicos os sistemas embarcados est?o cada vez mais presentes em nosso cotidiano. Devido a crescente demanda por funcionalidades, as fun??es s?o distribu?das entre os processadores, demandando arquiteturas de comunica??o mais eficientes, como as redes em chip (Network-on-Chip - NoC). As NoCs s?o estruturas que possuem roteadores com canais ponto-a-ponto que interconectam os cores do SoC (System-on-Chip), provendo comunica??o. Existem diversas redes em chip na literatura, cada uma com suas caracter?sticas espec?ficas. Dentre essas, para este trabalho foi a escolhida a IPNoSyS (Integrated Processing NoC System) por ser uma rede em chip com caracter?sticas diferenciadas em rela??o ?s NoCs em geral, pois seus componentes de roteamento acumulam tamb?m a fun??o de processamento, ou seja, possuem unidades funcionais capazes de executar instru??es. Com esse novo modelo, pacotes s?o processados e roteados pela arquitetura do roteador. Este trabalho visa melhorar o desempenho das aplica??es que possuem repeti??o, pois essas aplica??es gastam um tempo maior na sua execu??o, o que se d? pela repetida execu??o de suas instru??es. Assim, este trabalho prop?e otimizar o tempo de execu??o dessas estruturas, atrav?s do emprego de uma t?cnica de paralelismo em n?vel de instru??es, visando melhor aproveitar os recursos oferecidos pela arquitetura. As aplica??es s?o testadas em um simulador dedicado, e seus resultados comparados com a vers?o original da arquitetura, a qual prov? paralelismo apenas em n?vel de pacotes

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-05-29T19:01:52Z No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-05-29T22:46:22Z (GMT) No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) / Made available in DSpace on 2017-05-29T22:46:22Z (GMT). No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) Previous issue date: 2017-05-29 / A contínua miniaturização do tamanho dos transistores abriu espaço para inovações tecnológicas e novas abordagens de desenvolvimento de sistemas. Dentre estas inovações pode-se destacar a tecnologia nanoeletrônica e os sistemas-em-chip (SoC). Os SoCs são limitados pelas suas interconexões e a abordagem de redes-em-chip (NoC) provê uma solução flexível e expansível para esse problema. O roteador é o módulo central na NoC e novas arquiteturas estão sendo desenvolvidas para melhor atender as necessidades de um SoC, que incluem baixo consumo de potência e menor área ocupada possível. Por sua vez o transistor monoelétron (SET) é um dispositivo Nanoeletrônico que ocupa uma pequena área e dissipa pouca potência, sendo ideal para o desenvolvimento de um roteador nanoeletrônico. Este trabalho propõe uma arquitetura digital de um roteador para NoC com topologia Mesh completamente baseado na tecnologia SET. São propostos módulos digitais básicos baseados na tecnologia SET, compilados em uma biblioteca para LTspice, e novas arquiteturas de uma memória SRAM e um registrador FIFO. Ao final os resultados serão comparados com a tecnologia CMOS, evidenciando as vantagens do roteador nanoeletrônico. / The continued reduction in transistor size has made room for technological innovations and new approaches to system development. Among these innovations the nanoelectronic technology and systems-on-chip (SoC) can be highlighted. SoCs are limited by their interconnections, and the network-on-chip (NoC) approach provides a flexible and scalable solution to this problem. The router is the central module in NoC and new architectures are being developed to better meet the needs of a SoC, which include low power consumption and the smallest possible occupied area. In turn, the single-electron transistor (SET) is a nanoelectronic device that occupies a small area and dissipates low power, being ideal for the development of a nanoelectronic router. This work proposes a complete nanoelectronic circuit for an information router aiming at NoCs with Mesh topology. Basic digital modules based on the SET technology and new architectures of an SRAM memory and a FIFO register are proposed. At the end the results will be compared with the CMOS technology and the advantages of the nanoelectronic router will become evident.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2018-02-21T16:44:37Z No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2018-02-27T16:48:02Z (GMT) No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) / Made available in DSpace on 2018-02-27T16:48:02Z (GMT). No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) Previous issue date: 2018-02-27 / A evolução da indústria eletrônica que permitiu a implementação de arquiteturas de múltiplos núcleos foi motivada principalmente pelo consumo de energia, pois elas oferecem melhor desempenho e menor dissipação de potência do que os sistemas de processamento único. Com o aumento do número de núcleos em um único chip, a arquitetura de comunicação que interliga esses núcleos começou a ganhar importância. Assim, para resolver os problemas de interconectividade e comunicação dos sistemas em chip, a arquitetura de comunicação do tipo redes-em-chip (NoC - Network-on-Chip) tem sido proposta como uma solução altamente estruturada pela comunidade científica. Estimativas do consumo de energia das arquiteturas de comunicação devem ser realizadas no início do projeto, pois a comunicação do chip representa uma porção significante do total de energia e área consumida pelo chip. Neste contexto, este trabalho objetiva estudar sobre o consumo de energia em NoCs baseadas em dispositivos nanoeletrônicos, por meio de um modelo analítico previamente apresentado. Para obter o consumo total de energia da comunicação do chip, esse modelo utiliza como base alguns parâmetros, tais como, a energia das interconexões e dos roteadores, e a distribuição de probabilidade de comunicação. O objetivo principal deste trabalho é verificar quantitativamente qual a contribuição da nanoeletrônica na redução do consumo de energia, na arquitetura de comunicação do tipo NoC, com ênfase no estudo das interconexões. Desta forma, são feitas simulações para verificar o comportamento da latência e da energia das interconexões que conectam os roteadores da rede, em função dos nós de tecnologia, bem como, é realizada a comparação do consumo de energia entre redes com roteadores nanoeletrônicos e redes com roteadores CMOS. Por fim, é realizada uma análise comparativa entre o consumo de energia de redes com interconexões de cobre e nanotubo de carbono, utilizando roteadores nanoeletrônicos. Os resultados obtidos neste trabalho mostram que a nanoeletrônica é uma tecnologia que aparenta ser uma solução promissora na redução do consumo de energia dos futuros chips e dispositivos. / The evolution of the electronic industry that allowed the implementation of multi-core architectures was motivated mainly by the energy consumption, since they offer better performance and less power dissipation than the single processing systems. With the increase in the number of cores on a single chip, the communication architecture that interconnects these cores began to gain importance. Thus, to solve the problems of interconnectivity and communication of the systems in chip, Networks-on-Chip (NoC) communication architecture has been proposed as a solution highly structured by the scientific community. Estimates of the energy consumption of communication architectures should be carried out at the beginning of the project because the communication of the chip represents a significant portion of the total energy and area consumed by the chip. In this context, this work aims to study energy consumption in NoCs based on nanoelectronic devices, through an analytical model previously presented. To obtain the total energy consumption of the chip communication, this model uses as base some parameters, such as the energy of the interconnections and the routers, and the Communication Probability Distribution. The main objective of this work is to verify quantitatively the contribution of nanoelectronics in the reduction of energy consumption in NoC communication architecture, with emphasis on the study of interconnections. In this way, simulations are performed to verify the latency and energy behavior of the interconnections that connect the routers of the network, as a function of the technology nodes, as well as, the comparison of the energy consumption between networks with nanoelectronic routers and networks with CMOS routers is made. Finally, a comparative analysis was performed between the energy consumption of networks with copper and carbon nanotube interconnections using nanoelectronic routers. The results obtained in this work show that nanoelectronics is a technology that appears to be a promising solution in reducing the energy consumption of future chips and devices.

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-22T08:24:56Z (GMT). No. of bitstreams: 1 Abdnur_ThiagoBorges_M.pdf: 3580657 bytes, checksum: 2f83cda26eeb7b31a6ed647c31e27117 (MD5) Previous issue date: 2012 / Resumo: Com a mudança da maior parte das arquiteturas convencionais para multi-core a comunica _cão entre as diferentes unidades de processamento se torna um problema de destaque, principalmente no que tange _a transferência de dados entre cores. Apesar do enorme impacto no desempenho, é limitado o número de trabalhos científicos que tratam sobre novas soluções para o problema, o foco mais comum é realizar a comunicação através da memória ou endereços específicos mapeados em memória. Nesta dissertação foi definido um modelo de comunicação que acrescenta três novas instruções ao conjunto de instruções do SPARCv8, permitindo que diferentes cores transportem dados entre si diretamente, sem a latência derivada do uso de uma memória compartilhada e de Lucas, como _e o caso da atual implementação do LEON3. Avaliou-se esse modelo de comunicação através de diversos tipos de aplicações sintéticas como produtor-consumidor e pipeline. Para tornar o protótipo em FPGA mais realista, também foi construído um modelo de atraso para a memória principal do sistema, para que o desempenho relativo entre processador e memória _que mais próximo do real. Foi adicionado um suporte básico _as novas instruções no compilador para seu uso em código C através de asm-inline. De forma geral, obteve-se ganhos de 3% _a até 70 vezes, em termos de tempo de execução, em comparação ao uso de memória compartilhada e Lucas / Abstract: As processors design shift towards multicore architectures, new challenges arise to increase the core to core communication efficiency. Despite the potential huge performance impact, the number of papers focusing on this problem is limited. In this project, we define a communication model, adding three new instructions to the SPARCv8 instruction set, to allow different cores to communicate directly, without the shared memory and lock latencies. We implemented the model inside the LEON3 VHDL and evaluated it using synthetic benchmarks like producer-consumer and pipeline. To make the FPGA prototype timings more realistic, we also implemented a new memory timer so that it keeps the processor-memory speed ratio closer to real values. We also created the basic compiler support for these new instructions through intrinsic, converted to inline assembly in C code. Our overall results improve the performance from 3% to up to 70 times faster / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Submitted by Lara Oliveira (lara@ufersa.edu.br) on 2017-04-10T21:22:16Z No. of bitstreams: 1 AlexandroLD_DISSERT.pdf: 4478017 bytes, checksum: b25b015c0ae937a3ba2f2718697a3977 (MD5) / Approved for entry into archive by Vanessa Christiane (referencia@ufersa.edu.br) on 2017-04-13T14:42:00Z (GMT) No. of bitstreams: 1 AlexandroLD_DISSERT.pdf: 4478017 bytes, checksum: b25b015c0ae937a3ba2f2718697a3977 (MD5) / Approved for entry into archive by Vanessa Christiane (referencia@ufersa.edu.br) on 2017-04-13T15:00:20Z (GMT) No. of bitstreams: 1 AlexandroLD_DISSERT.pdf: 4478017 bytes, checksum: b25b015c0ae937a3ba2f2718697a3977 (MD5) / Made available in DSpace on 2017-04-13T15:07:49Z (GMT). No. of bitstreams: 1 AlexandroLD_DISSERT.pdf: 4478017 bytes, checksum: b25b015c0ae937a3ba2f2718697a3977 (MD5) Previous issue date: 2016-07-27 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Over the years, with the as technology advances, the search for improvements in the performance of computer systems is notable. The computer systems have evolved in both processing capacity and complexity of the implemented architectures. In such systems it is crucial to use memories since they are responsible for storing data to be processed. Considering an ideal environment, the memories should have a unlimited storage capacity, instant data access and the extremely low cost per bit. But in real systems the memories do not exhibit these characteristics. Storage capacity, speed and cost per bit are factors that increase in proportion to each other. One technique that is used to balance these factors and improve the performance of computer systems is the memory hierarchy. In the scenario of new technologies and proposals for new organizations of processors, a model that has been adopted by designers of computer systems is the use of MPSoCs (multiprocessor systems on chip), which has a higher energy and computational e ciency. In this scenario with many processing elements, networks using on-chip (NoC - networks-on-chip) is more e cient use of the buses. An NoC consists of a set of routers and interconnected channels forming a switched network. The cores are connected to network terminals and communication occurs through the exchange of packets. These NoCs have traditionally been exclusively designed for communication SoCs. However, a project of an unconventional architecture decided to integrate processing and communication in an NoC. This architecture is known for IPNoSys. The IPNoSys (Integrated Processing NoC System) architecture is an unconventional processor that uses networks on chip and implements processing units and routing to handle and process instructions. It takes advantage of the characteristics of NoC, such as scalability and parallel communication, for implement e ectively runs programs that exploit parallelism-level threads. Currently, IPNoSys architecture has four memory physically distributed at the corners of the network, but represent a unified addressing. Each memory module is associated with an access unit in charge of managing it. Given the current organization of IPNoSys memories, this work proposes to develop a new memory hierarchy system for IPNoSys and investigate the possible impact on performance and the programming model / Aolongo dos anos,coma ascensão das tecnologias, a busca por melhorias no desempenho dos sistemas computacionais é algo notável. Os sistemas computacionais evoluíram tanto em capacidade de processamento como em complexidade das arquiteturas implementadas. Nesses sistemas é crucial a utilização de memórias uma vez que elas são responsáveis pelo armazenamento de dados que serão processados. Considerando um ambiente ideal, as memórias deveriam ter uma capacidade de armazenamento ilimitado, o acesso de dados imediato e o custo por bit extremamente baixo. Porém nos sistemas reais as memórias não apresentam essas características. Capacidade de armazenamento, velocidade e custo por bit são fatores que crescem proporcionalmente entre si. Uma técnica que é utilizada para balancear esses fatores e melhorar o desempenho dos sistemas computacionais é a hierarquia de memória. No cenário de novas tecnologias e propostas de novas organizações de processadores, um modelo que vem sendo adotada pelos projetistas de sistemas computacionais é o uso de MPSoCs (sistemas multiprocessados integrados em chip), que apresenta uma maior eficiência energética e computacional. Nesse cenário com muitos elementos de processamento, a utilização de redes em chip (NoC - networks-on-chip) se mostra mais eficiente que o uso de barramentos. Uma NoC consiste em um conjunto de roteadores e canais interligados formando uma rede chaveada. Os núcleos são conectados aos terminais da rede e a comunicação ocorre pela troca de pacotes. Essas NoCs foram tradicionalmente projetadas exclusivamente para a comunicação em SoCs. Entretanto, um projeto de uma arquitetura não convencional resolveu integrar processamento e comunicação em uma NoC. Essa arquitetura é conhecida por IPNoSys. A arquitetura IPNoSys (Integrated Processing NoC System) é um processador não convencional que utiliza redes em chip e implementa unidades de processamento e roteamento para tratar e processar instruções. Aproveita as características das NoCs, como escalabilidade e comunicação paralela, para implementar de maneira eficiente execuções de programas que exploram paralelismo em nível de threads. Atualmente, a arquitetura IPNoSys possui quatro memórias fisicamente distribuidas nos cantos da rede, mas que representam um endereçamento unificado. Cada módulo de memória é associado a uma unidade de acesso que se encarregam de gerenciá-la. Diante da atual organização de memórias da IPNoSys, esse trabalho desenvolveu um novo sistema de hierarquia de memórias para o IPNoSys e investigou os possíveis impactos sobre o desempenho e o modelo de programação / 2017-04-10

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-04-03T19:37:47Z No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-04-05T18:37:56Z (GMT) No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) / Made available in DSpace on 2017-04-05T18:37:56Z (GMT). No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) Previous issue date: 2016-12-08 / Durante o projeto de arquiteturas multiprocessadas, a etapa de explora??o do espa?o de projeto pode ser auxiliada por ferramentas que aceleram o processo. O projeto de uma arquitetura com comunica??o baseada em rede-em-chip, usualmente considera topologias regulares, e de car?ter gen?rico, desconsiderando uma eventual irregularidade no padr?o de comunica??o entre os elementos interligados. Projetos heterog?neos necessitam de solu??es de comunica??o ad-hoc, onde a explora??o manual do espa?o de projeto se torna invi?vel, dada a sua complexidade. O presente trabalho prop?e uma rede em chip de topologia irregular, capaz de ter bons desempenhos (pr?ximo ao desempenho de uma rede conectada segundo o grafo da aplica??o), por meio de um processo de comunica??o baseado em tabelas de roteamento. Tamb?m, uma ferramenta de explora??o em alto n?vel utilizando Algoritmo Gen?tico, capaz de encontrar redes UTNoCs com n?mero reduzido de conex?es, e auxiliando em decis?es de projetos destas redes. Resultados obtidos corroboram o trabalho, obtendo redes UTNoCs com desempenhos pr?ximos aos de redes conectadas segundo os grafos de suas aplica??es, e com redu??o no n?mero de conex?es de at? 54%, representando uma redu??o significativa de ?rea e consumo de energia. / During the design of multiprocessor architectures, the design space exploration step may be aided by tools that assist and accelerate this process. The project of architectures whose communications are based on Networks-on-Chip (NoCs), usually relies on regular topologies, disregarding a possible irregularity in the communication pattern between the interconnected elements. The present work proposes an irregular topology chip network, capable of having good performance (close to the performance of a network connected according to the application graph), through a communication process based on routing tables. The work proposes also a high-level exploration tool using Genetic Algorithm, able to find UTNoC networks with reduced number of connections, and assisting in the design decisions of these networks. The obtained Results show that it?s possible to obtain UTNoC networks with performances close to the performance of networks connected according to the graphs of their applications, and with a reduction in the number of connections of up to 54%, representing a significant reduction of area and energy consumption.

O paradigma das redes em chip (NoCs) surgiu a fim de permitir alto grau de integração entre vários núcleos de sistemas em chip (SoCs), cuja comunicação é tradicionalmente baseada em barramentos. As NoCs são definidas como uma estrutura de switches e canais ponto a ponto que interconectam núcleos de propriedades intelectuais (IPs) de um SoC, provendo uma plataforma de comunicação entre os mesmos. As redes em chip sem fio (WiNoCs) são uma abordagem evolucionária do conceito de rede em chip (NoC), a qual possibilita a adoção dos mecanismos de roteamento das NoCs com o uso de tecnologias sem fio, propondo a otimização dos fluxos de tráfego, a redução de conectores e a atuação em conjunto com as NoCs tradicionais, reduzindo a carga nos barramentos. O uso do roteamento dinâmico dentro das redes em chip sem fio permite o desligamento seletivo de partes do hardware, o que reduz a energia consumida. Contudo, a escolha de onde empregar um link sem fio em uma NoC é uma tarefa complexa, dado que os nós são pontes de tráfego os quais não podem ser desligados sem potencialmente quebrar uma rota preestabelecida. Além de fornecer uma visão sobre as arquiteturas de NoCs e do estado da arte do paradigma emergente de WiNoC, este trabalho também propõe um método de avaliação baseado no já consolidado simulador ns-2, cujo objetivo é testar cenários híbridos de NoC e WiNoC. A partir desta abordagem é possível avaliar diferentes parâmetros das WiNoCs associados a aspectos de roteamento, aplicação e número de nós envolvidos em redes hierárquicas. Por meio da análise de tais simulações também é possível investigar qual estratégia de roteamento é mais recomendada para um determinado cenário de utilização, o que é relevante ao se escolher a disposição espacial dos nós em uma NoC. Os experimentos realizados são o estudo da dinâmica de funcionamento dos protocolos ad hoc de roteamento sem fio em uma topologia hierárquica de WiNoC, seguido da análise de tamanho da rede e dos padrões de tráfego na WiNoC. / The network on chip (NoC) paradigm was conceived in order to allow a high-level integration among several system-on-chip (SoC) cores whose communication is traditionally based on buses. NoCs are defined as a switch structure with communication channels, which interconnect SoC Intellectual Property cores allowing data transfer among them. Wireless networks on chip (Wi-NoC) are an evolutionary approach from the network on chip (NoC) concept, proposing the traffic flow optimization among different modules by providing wireless shortcuts over a traditional NoC, reducing the bus load. Using dynamic routing within the WiNoC enables selective hardware power management, reducing power consumption. However, choosing where to deploy a wireless link over a NoC is a complex task given that those nodes are gateways that cannot be turned off without potentially breaking an established route. Besides providing an overview of NoC architectures and about the emerging WiNoC paradigm, this work proposes a method to use well known ns-2 network simulator to test mixed NoC-WiNoC scenarios. With this approach it is possible to evaluate different WiNoC parameters associated to routing, application and total number of nodes in hierarchical topologies. Simulation study can also point-out which routing strategy is more suitable for a given scenario, what is considered important when choosing wireless node placement over a NoC.We performed experiments to understand the dynamics of wireless ad hoc routing protocol functioning in a WiNoC hierarchical topology, followed by an analysis of network size and traffic patterns over WiNoC.

O paradigma das redes em chip (NoCs) surgiu a fim de permitir alto grau de integração entre vários núcleos de sistemas em chip (SoCs), cuja comunicação é tradicionalmente baseada em barramentos. As NoCs são definidas como uma estrutura de switches e canais ponto a ponto que interconectam núcleos de propriedades intelectuais (IPs) de um SoC, provendo uma plataforma de comunicação entre os mesmos. As redes em chip sem fio (WiNoCs) são uma abordagem evolucionária do conceito de rede em chip (NoC), a qual possibilita a adoção dos mecanismos de roteamento das NoCs com o uso de tecnologias sem fio, propondo a otimização dos fluxos de tráfego, a redução de conectores e a atuação em conjunto com as NoCs tradicionais, reduzindo a carga nos barramentos. O uso do roteamento dinâmico dentro das redes em chip sem fio permite o desligamento seletivo de partes do hardware, o que reduz a energia consumida. Contudo, a escolha de onde empregar um link sem fio em uma NoC é uma tarefa complexa, dado que os nós são pontes de tráfego os quais não podem ser desligados sem potencialmente quebrar uma rota preestabelecida. Além de fornecer uma visão sobre as arquiteturas de NoCs e do estado da arte do paradigma emergente de WiNoC, este trabalho também propõe um método de avaliação baseado no já consolidado simulador ns-2, cujo objetivo é testar cenários híbridos de NoC e WiNoC. A partir desta abordagem é possível avaliar diferentes parâmetros das WiNoCs associados a aspectos de roteamento, aplicação e número de nós envolvidos em redes hierárquicas. Por meio da análise de tais simulações também é possível investigar qual estratégia de roteamento é mais recomendada para um determinado cenário de utilização, o que é relevante ao se escolher a disposição espacial dos nós em uma NoC. Os experimentos realizados são o estudo da dinâmica de funcionamento dos protocolos ad hoc de roteamento sem fio em uma topologia hierárquica de WiNoC, seguido da análise de tamanho da rede e dos padrões de tráfego na WiNoC. / The network on chip (NoC) paradigm was conceived in order to allow a high-level integration among several system-on-chip (SoC) cores whose communication is traditionally based on buses. NoCs are defined as a switch structure with communication channels, which interconnect SoC Intellectual Property cores allowing data transfer among them. Wireless networks on chip (Wi-NoC) are an evolutionary approach from the network on chip (NoC) concept, proposing the traffic flow optimization among different modules by providing wireless shortcuts over a traditional NoC, reducing the bus load. Using dynamic routing within the WiNoC enables selective hardware power management, reducing power consumption. However, choosing where to deploy a wireless link over a NoC is a complex task given that those nodes are gateways that cannot be turned off without potentially breaking an established route. Besides providing an overview of NoC architectures and about the emerging WiNoC paradigm, this work proposes a method to use well known ns-2 network simulator to test mixed NoC-WiNoC scenarios. With this approach it is possible to evaluate different WiNoC parameters associated to routing, application and total number of nodes in hierarchical topologies. Simulation study can also point-out which routing strategy is more suitable for a given scenario, what is considered important when choosing wireless node placement over a NoC.We performed experiments to understand the dynamics of wireless ad hoc routing protocol functioning in a WiNoC hierarchical topology, followed by an analysis of network size and traffic patterns over WiNoC.

Made available in DSpace on 2014-12-17T15:48:02Z (GMT). No. of bitstreams: 1 TadeuFO_DISSERT.pdf: 1305505 bytes, checksum: 419b87148f7490aba343231bb89f4d72 (MD5) Previous issue date: 2010-08-09 / The increasingly request for processing power during last years has pushed integrated circuit industry to look for ways of providing even more processing power with less heat dissipation, power consumption, and chip area. This goal has been achieved increasing the circuit clock, but since there are physical limits of this approach a new solution emerged as the multiprocessor system on chip (MPSoC). This approach demands new tools and basic software infrastructure to take advantage of the inherent parallelism of these architectures. The oil exploration industry has one of its firsts activities the project decision on exploring oil fields, those decisions are aided by reservoir simulations demanding high processing power, the MPSoC may offer greater performance if its parallelism can be well used. This work presents a proposal of a micro-kernel operating system and auxiliary libraries aimed to the STORM MPSoC platform analyzing its influence on the problem of reservoir simulation / O aumento da demanda por poder de processamento nos ?ltimos anos for?ou a ind?stria de circuitos integrados a buscar formas de prover maior poder de processamento com menor dissipa??o de calor, menor consumo de pot?ncia e ?rea em chip. Isso vinha sendo feito com o aumento do clock dos circuitos. Por?m, com a proximidade dos limites f?sicos dessa abordagem, surgem como solu??o alternativa as arquiteturas com m?ltiplos processadores em um ?nico chip: os MPSoC (Multi-Processor System on a Chip). Essa abordagem exige que novas ferramentas e novos softwares sejam desenvolvidos buscando aproveitar ao m?ximo o aspecto paralelo destas arquiteturas. A ind?stria de explora??o de petr?leo tem como uma de suas atividades iniciais a decis?o de projetos de explora??o de campos de petr?leo. Essas decis?es s?o tomadas baseando-se em simula??es computacionalmente intensivas, situa??o em que os MPSoCs podem oferecer aumento de performance atrav?s de paralelismo. Este trabalho apresenta a proposta de implementa??o de um micro-kernel de sistema operacional e bibliotecas auxiliares para a plataforma MPSoC STORM analisando a influ?ncia na simula??o de reservat?rios

Made available in DSpace on 2014-12-17T15:47:00Z (GMT). No. of bitstreams: 1 SilvioRFA_TESE.pdf: 5797455 bytes, checksum: 65da3be6db5be8c8185888e31c1f294c (MD5) Previous issue date: 2012-03-30 / It bet on the next generation of computers as architecture with multiple processors and/or multicore processors. In this sense there are challenges related to features interconnection, operating frequency, the area on chip, power dissipation, performance and programmability. The mechanism of interconnection and communication it was considered ideal for this type of architecture are the networks-on-chip, due its scalability, reusability and intrinsic parallelism. The networks-on-chip communication is accomplished by transmitting packets that carry data and instructions that represent requests and responses between the processing elements interconnected by the network. The transmission of packets is accomplished as in a pipeline between the routers in the network, from source to destination of the communication, even allowing simultaneous communications between pairs of different sources and destinations. From this fact, it is proposed to transform the entire infrastructure communication of network-on-chip, using the routing mechanisms, arbitration and storage, in a parallel processing system for high performance. In this proposal, the packages are formed by instructions and data that represent the applications, which are executed on routers as well as they are transmitted, using the pipeline and parallel communication transmissions. In contrast, traditional processors are not used, but only single cores that control the access to memory. An implementation of this idea is called IPNoSys (Integrated Processing NoC System), which has an own programming model and a routing algorithm that guarantees the execution of all instructions in the packets, preventing situations of deadlock, livelock and starvation. This architecture provides mechanisms for input and output, interruption and operating system support. As proof of concept was developed a programming environment and a simulator for this architecture in SystemC, which allows configuration of various parameters and to obtain several results to evaluate it / Aposta-se na pr?xima gera??o de computadores como sendo de arquitetura com m?ltiplos processadores e/ou processadores com v?rios n?cleos. Neste sentido h? desafios relacionados aos mecanismos de interconex?o, frequ?ncia de opera??o, ?rea ocupada em chip, pot?ncia dissipada, programabilidade e desempenho. O mecanismo de interconex?o e comunica??o considerado ideal para esse tipo de arquitetura s?o as redes em chip, pela escalabilidade, paralelismo intr?nseco e reusabilidade. A comunica??o nas redes em chip ? realizada atrav?s da transmiss?o de pacotes que carregam dados e instru??es que representam requisi??es e respostas entre os elementos processadores interligados pela rede. A transmiss?o desses pacotes acontece como em um pipeline entre os roteadores da rede, da origem at? o destino da comunica??o, permitindo inclusive comunica??es simult?neas entre pares de origem e destinos diferentes. Partindo desse fato, prop?ese transformar toda a infraestrutura de comunica??o de uma rede em chip, aproveitando os mecanismos de roteamento, arbitragem e memoriza??o em um sistema de processamento paralelo de alto desempenho. Nessa proposta os pacotes s?o formados por instru??es e dados que representam as aplica??es, os quais s?o executados nos roteadores enquanto s?o transmitidos, aproveitando o pipeline das transmiss?es e a comunica??o paralela. Em contrapartida, n?o s?o utilizados processadores tradicionais, mas apenas n?cleos simples que controlam o acesso a mem?ria. Uma implementa??o dessa ideia ? a arquitetura intitulada IPNoSys (Integrated Processing NoC System), que conta com um modelo de programa??o pr?prio e um algoritmo de roteamento que garante a execu??o de todas as instru??es presentes nos pacotes, prevenindo situa??es de deadlock, livelock e starvation. Essa arquitetura apresenta mecanismos de entrada e sa?da, interrup??o e suporte ao sistema operacional. Como prova de conceito foi desenvolvido um ambiente de programa??o e simula??o para esta arquitetura em SystemC, o qual permite a configura??o de v?rios par?metros da arquitetura e obten??o dos resultados para avalia??o da mesma