Made available in DSpace on 2014-06-12T17:40:14Z (GMT). No. of bitstreams: 2 arquivo7009_1.pdf: 2989804 bytes, checksum: 74c4d7fdefbec47cba00e98667aa95b8 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2003 / O continuado desenvolvimento das técnicas de microfabricação tem possibilitado a manufatura de estruturas com dimensões menores do que o comprimento de coerência de fase do elétron, Lo. Com isso tem surgido diversas propostas de novos dispositivos, dentre eles está o transistor estube quântico. Esse transistor consiste de um nanofio cuja condutância apresenta um comportamento oscilatório em função do potencial elétrico aplicado ao estube, o qual funciona como a porta do FET. De uma maneira geral, estas estruturas são classificadas de mesoscópicas e não podem ser descritas pela teoria do transporte semi-clássico usual, pois a natureza ondulatória do elétron tem que ser tomada explicitamente em conta. O potencial aplicado ao estube altera o comprimento efetivo do mesmo e com isso altera o padrão de interferência, mudando a condutância do nanofio. Este fenômeno quântico requer uma voltagem mais baixa e portanto uma menor energia de chaveamento. Além disso, o tamanho reduzido do transistor estube diminui o tempo que o elétron leva para cruzá-la e como conseqüência a sua freqüência de chaveamento pode chegar à faixa de terahertz. Neste trabalho, é examinado o transistor com um, dois ou três estubes, aplicando-se o método recursivo para o cálculo da função de Green. O programa não é específico para esse tipo de dispositivo. Também foi desenvolvida uma interface para facilitar a simulação de outros dispositivos quânticos

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-12T19:12:47Z No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-03-30T01:33:29Z (GMT) No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Made available in DSpace on 2011-03-30T01:33:29Z (GMT). No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / As tecnologias básicas adotadas atualmente pela indústria semicondutora para a fabricação de memórias e processadores podem alcançar certos limites que fazem com que novas tecnologias tenham que ser estudadas e desenvolvidas. Os transistores mono-elétron, como outros dispositivos em escala nanométrica, parecem ser uma opção próspera para implementações GSI ou TSI no futuro. O desenvolvimento de arquiteturas de processador GSI e TSI, baseados em dispositivos nanoeletrônicos, está sendo feita atualmente. A abordagem adotada compreende a implementação de um núcleo de processamento extremamente paralelo e distribuído, construído com dispositivos nanoeletrônicos, organizados em células. A investigação destas arquiteturas considerou, até o presente, a utilização de interconexões ideais. Os limites das interconexões potencialmente ameaçam desacelerar ou parar o progresso histórico da indústria semicondutora. Neste trabalho, o desempenho elétrico de associações conhecidas de subcircuitos nanoeletrônicos básicos são estudados com a ajuda de um modelo de interconexão cujos parâmetros podem ser mudados. Os circuitos das associações são simulados com parâmetros do modelo variando de uma interconexão ideal até os piores casos e seus comportamentos dinâmicos são analisados. O objetivo deste estudo é determinar a influência das interconexões sobre o comportamento dos circuitos e estabelecer limites relacionados a interconexões para suas funcionalidade.As possibilidades de implementação usando novas tecnologias de interconexão, como nanotubos de carbono, são também apresentadas. _________________________________________________________________________________ ABSTRACT / The basic technologies presently adopted by the semiconductor industry for memory and processor fabrication can attain certain limits which make that new technologies have to be studied and developed. Single-electron transistors, like other nanoscale devices, seem to be a promising option for GSI or TSI implementations in the future. The development of GSI and TSI processor architectures, based upon nanoelectronic devices, is currently being done. The adopted approach comprises the implementation of a massive parallel and distributed processing core, built with nanoelectronic devices, organized in cells. The investigation on these architectures has considered, up to now, the employment of ideal interconnections. Interconnection limits potentially threaten to decelerate or halt the historical progression of the semiconductor industry. In this work, the electrical performance of known associations of basic nanoelectronic subcircuits are studied with the help of an interconnection model whose parameters can be changed. The association circuits are simulated with model parameters varying from a ideal interconnection to worst cases and their dynamic behavior are analyzed. The goal of this study is to determine the interconnection’s influence upon the circuit behavior and to establish interconnection-related limits for its functionality. The implementation possibilities using new interconnection technologies, like carbon nanotubes, are also presented.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2014. / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2014-12-16T17:24:51Z No. of bitstreams: 1 2014_BeatrizdosSantosPes.pdf: 154089457 bytes, checksum: 65b0335535d4e3d7669292c7903e5dbb (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2014-12-30T16:14:42Z (GMT) No. of bitstreams: 1 2014_BeatrizdosSantosPes.pdf: 154089457 bytes, checksum: 65b0335535d4e3d7669292c7903e5dbb (MD5) / Made available in DSpace on 2014-12-30T16:14:42Z (GMT). No. of bitstreams: 1 2014_BeatrizdosSantosPes.pdf: 154089457 bytes, checksum: 65b0335535d4e3d7669292c7903e5dbb (MD5) / A habilidade de simular de forma mais realista o comportamento do cérebro humano fez com que as redes neurais pulsantes (SNNs, Spiking Neural Networks) se tornassem populares entre os pesquisadores. Estes circuitos, altamente densos, apresentam grande capacidade de processamento de dados. Inicialmente, acreditava-se que arquiteturas reconfiguráveis, como FPGAs, Field Programmable Gale Arrays, poderiam ser usadas como protótipos para a construção de SNNs. Entretanto, FPGAs não suportam os altos níveis de conectividade entre neurônios em uma SNN densa. Além disso, a implementação através de FPGAs não fornece melhorias quanto a dissipação de potência ou área ocupada. Por este motivo, os pesquisadores começaram a utilizar NoCs, Networks-on-Chip, para interconectar SNNs. O uso de NoCs é capaz de reduzir o número de interconexões e apresenta uma grande vantagem relativa à tolerância a falhas: redundância. Neste contexto, algumas configurações combinando neurônios e roteadores foram propostas. Estes componentes constituem o bloco básico, presente em cada no da NoC. Vários modelos de neurônios pulsantes e vários algoritmos de roteamento foram usados. Todas estas propostas buscam a implementação de redes cada vez mais densas, reduzindo a dissipação de potência e a área ocupada. No entanto, nenhum dos trabalhos anteriores usa um modelo nanoeletrônico para o neurônio pulsante. A implementação nanoeletrônica e bem conhecida pelos ganhos que apresenta justamente nesses dois parâmetros: dissipação de potencia e área ocupada. Assim, este trabalho propõe um bloco básico de construção para ser utilizado em uma NoC do tipo 2D mesh. Este bloco consiste de um neurônio pulsante nanoeletrônico conectado a um roteador, implementado através de uma LUT, Look-Up Table. Primeiramente, o modelo do neurônio foi redimensionado para funcionar a 300 K, a temperatura ambiente. Depois, o comportamento do neurônio foi testado através da implementação de várias portas lógicas, tais como inversora, OU, E e XOR. Um elemento roteador simples e, então, proposto a fim de construir o primeiro bloco para a NoC. Para testar a funcionalidade deste bloco, uma XOR com 2 entradas foi apresentada para a SNN construída com este bloco. Finalmente, um roteador capaz de comunicar neurônios em 4 direções foi proposto e um bloco de construção para a NoC com este roteador foi implementado. O problema da XOR, com 3 e com 5 entradas, foi usado para validar a funcionalidade deste bloco. ____________________________________________________________________________________ ABSTRACT / The ability to emulate more realisticaly the behavior of the human brain made Spiking Neural Networks (SNNs) gain prominence between researchers. These highly dense circuits feature large capacity of data processing. Searching for reconfigurable devices, computer scientists and engineers used Field Programmable Gate Arrays (FPGAs) as prototypes for SNNs. However, FPGAs cannot support the highlevels of connectivity between neurons in a dense SNN. Besides, implementation with FPGA does not provide improvements re garding power dissipation or scale. Therefore, researchers began to use Networks-on-Chip (NoCs) to interconnect SNNs. The use of NoCs may reduce the number of interconnections and presents a big advantage regarding fault tolerance: redundancy. In this context, several configurations combining neurons and routers were proposed. These devices constitute the basic block, present in every node of the NoC. Various models of spiking neurons were used, combined with various routing algorithms. All these proposals aim the implementation of denser networks, reducing the power dissipation and the occupied area. However, none of the previous works uses a nanoelectronic model for the spiking neuron. Nanoelectronic im¬plementation is well known for the gains that it presents precisely in these two parameters: occupicd area and power dissipation. Thus, this work proposes a basic block for a 2D-mesh NoC, consisting of a nanoelectronic spiking neuron connected to a router, implemented with a Look-Up Table (LUT). First, the model for the nanoelectronic neuron is scaled in order to work at 300 K, the room temperature. Then, the behaviour of the neuron is tested through the implementation of various logic gates, such as NOT, AND, OR and XOR gates. A simple routing element is proposed to construct the first building block. In order to test the functionality of this block, a 2 inputs XOR problem is presented to a SNN implemented with this block. Finally, a full directional router is proposed and a building block using this router is implemented. The XOR problem, with 3 and with 5 inputs, is used to validate the functionality of this block.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2018. / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES). / Em transistores de efeito de campo baseados em nanomateriais (nanoFETs), a dopagem eletrostática pode ser induzida por campos elétricos originados de múltiplas portas independentes. Dessa forma, os nanoFETs são candidatos ideais para a exploração de reconfigurabilidade. O desempenho de quatro geometrias reconfiguráveis (R) nanoFET é investigado com a solução das equações de Poisson e Deriva-Difusão acopladas respectivamente para o potencial eletrostático tridimensional e a para carga de canal unidimensional. Ainda é averiguado o impacto do escalamento do canal e do ajuste da tensão de alimentação. As arquiteturas examinadas são compostas por FETs de uma (1G), duas (2G) e três (3G) portas sob o canal com comprimento meio de micrômetro. Portanto, os R-nanoFETs investigados teoricamente podem ser fabricados com custos baixos, permitindo que as projeções de desempenho sejam testadas. O 2G R-nanoFET provou ser a arquitetura mais versátil quando nenhuma otimização específica do aplicativo é tentada. No entanto, todas as geometrias consideradas oferecem propriedades interessantes. Ao conectar a porta de programação ao dreno, o roteamento local é simplificado e o desempenho só diminui levemente. O 1G R-nanoFET oferece ganhos intrínsecos razoáveis ao custo do aumento da dissipação de energia estática. Por fim, um 3G R-nanoFET permite opções adicionais de configuração dinâmica e a operação de ligar/ desligar mais rápida devido à porta de controle posicionada a uma distância maior dos outros contatos metálicos. / In nanomaterials field-effect transistors (nanoFETs) electrostatic doping can be induced by electrical fields originating from multiple independent gates. Therefore, nanoFETs are ideal candidates for exploring reconfigurability. The performance of four different reconfigurable (R) nanoFET geometries is investigated by solving the coupled nonlinear Poisson and drift-diffusion differential equations for the three-dimensional electrostatic potential and the one-dimensional channel charge. The impact of scaling and supply voltage adjustment is further examined. The investigated architectures compass FETs with one (1G), two (2G) and three top-gate (3G) terminals with a channel length of half a micrometer. Therefore, the theoretically investigated R-nanoFETs can be manufactured at low costs, allowing to test the performance projections. The 2G R-nanoFET proved to be the most versatile architecture when no application specific optimization is attempted. However, all considered geometries offer interesting properties. Shortening the program gate with the drain simplifies the local routing and only slightly diminish the performance. A 1G R-nanoFET delivers reasonable intrinsic gains at the cost of increased static power dissipation. Finally, a 3G R-nanoFET enables additional dynamic configuration options and faster on/off switching due to a control gate positioned at an increased distance to other metallic contacts.

Orientador: José Alexandre Diniz / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-24T05:49:16Z (GMT). No. of bitstreams: 1 Santos_MarcosViniciusPuydingerdos_M.pdf: 6478260 bytes, checksum: 702c164c26bda0f3d93109290d6f74a1 (MD5) Previous issue date: 2013 / Resumo: Neste trabalho é apresentado o desenvolvimento do processo de obtenção de nanofios de silício (SiNW) para aplicações em dispositivos MOS tridimensionais utilizando as técnicas de Feixe Íons Focalizados com íons de Gálio (GaFIB) e Litografia por Feixe de Elétrons (EBL). O processo completo de fabricação foi desenvolvido para a obtenção de transistores sem junção baseados em nanofios (junctionless nanowire transistors, JNT), escolhidos devido à facilidade de processamento ¿ comparativamente a outros dispositivos, como FinFETs ¿ e à ausência de efeitos de canal curto e perfuração MOS (punchthrough). Lâminas de tecnologia SOI (Silicon on Insulator) foram utilizadas como substrato. GaFIB/SEM ¿ um sistema de duplo feixe acoplado a um microscópio eletrônico de varredura -, com resolução nominal de feixe iônico de 20 nm, foi utilizado para a definição dos nanofios de silício com dopagem local por íons de Gálio (p+ - SiNW) e deposição de dielétrico de porta de SiO2 e eletrodos de fonte, dreno e porta de Platina. Para deposição dos eletrodos metálicos e do dielétrico de porta foi utilizado feixe de elétrons disponível no SEM de modo a evitar implantação iônica extra e evitar o processo de sputtering dos nanofios de silício. As dimensões do comprimento (LFin) e altura (HFin) do nanofio, comprimento (LPorta) e largura (WPorta) da porta foram, respectivamente, 6 ?m, 15 nm, 1 ?m e 35 nm. O estudo da condução de corrente elétrica no p+-SiNW foi feito por medidas elétricas em dispositivos pseudo-MOS utilizando o dióxido de silício enterrado (BOX) da lâmina SOI como dielétrico de porta para controlar a corrente através do p+-SiNW. Curvas de corrente entre fonte e dreno (IDS) versus tensão entre a porta das costas da lâmina e fonte (VBGS) indicam regime de acumulação para o p+-SiNW. Curvas IDS versus VDS indicam que o dispositivo JNT opera como um resistor controlado pela porta. Por outro lado, a técnica EBL ¿ com resolução nominal do feixe eletrônico 2 nm ¿ foi utilizada para a fabricação de dispositivos JNT do tipo nMOS - com dopagem de Arsênio (n+-SiNW) por implantação iônica -, juntamente com o sistema de deposição a partir de fase química, ECR-CVV (Electron Cyclotron Ressonance) para a definição dos nanofios utilizando o sistema de corrosão por plasma RF e formação de dielétrico de porta. Eletrodos de fonte, dreno e porta de Titânio e Alumínio foram depositados pela técnica de sputtering. As dimensões de largura (W) e comprimento (L), assim como o número de nanofios dos transistores foram variados para permitir uma excursão de até 3 ordens de grandeza da corrente elétrica do dispositivo. As dimensões mínimas obtidas para o comprimento (LFin) e altura (HFin) do nanofio, comprimento (LPorta) e largura (WPorta) da porta foram, respectivamente, 10 ?m, 15 nm, 100 nm e 50 nm O tempo médio para fabricação de um dispositivo JNT utilizando o sistema FIB é de aproxi-madamente 2 dias e seu custo médio é estimado em US$ 4,000.00. Por outro lado, a fabricação do dispositivo utilizando a técnica EBL demanda maior tempo ¿ aproximadamente 10 dias ¿, contudo custando menos de uma ordem de grandeza do valor do FIB (aproximadamente US$ 150.00). Os resultados obtidos revelam que os métodos desenvolvidos nos sistemas FIB e EBL para fa-bricação de nanofios de silício para aplicações em nanoeletrônica são inovadores no Brasil e permitem avanços consistentes em nanofabricação. Esses processos, já calibrados, contribuirão para o desenvolvimento de novos processos, como, por exemplo, transistores do tipo FinFET ou dispositivos baseados em nanofios / Abstract: This work presents the development for obtaining silicon nanowires (SiNW) for applications in 3D MOS devices using Focused Ion Beam with gallium ions (GaFIB) and Electron Beam Lithography (EBL) techniques. The complete fabrication process was developed for obtaining junctionless nanowire-based transistors, chosen due to the simplicity of processing and to the absence of short channel and punchthrough effects. Silicon on Insulator (SOI) wafers were used as substrate. GaFIB/SEM - a dual beam system coupled to a scanning electron microscope -, with nominal resolution for the ionic beam of 20 nm, was used to define silicon nanowires and dope them locally by gallium ions (p+-SiNW), in addition to deposit SiO2 dielectric gate and Pt source, drain and gate electrodes. Metal electrodes and gate dielectric deposition were taken place with the electron beam available in the SEM to avoid extra ion implantation and prevent sputtering process of silicon nanowires. The dimensions obtained for the nanowire length (LFin) and high (HFin), gate length (LGate) and width (WGate) were, respectively, 6 ?m, 15 nm, 1 ?m e 35 nm. The study of the driving electric current through p+-SiNW was achieved by electrical measurements in the pseudo-MOS devices using the buried silicon dioxide (BOX) of the SOI wafer as gate dielectric to control the current through the p+-SiNW. Electrical current between source and drain (IDS) versus gate voltage between the back-gate and source (VBGS) curves indicate accumulation regime for the p+-SiNW. IDS versus VDS curves indicate that the JNT device operates as a gated resistor gate. Still, the EBL technique ¿ with nominal resolution for the electronic beam of 2 nm ¿ was used to fabricate nMOS JNT devices - with arsenic dopant (n+-SiNW) - along with ECR-CVC (Electron Cyclotron Resonance) chemical phase deposition plasma system, for defining the nanowires using RF plasma etching and formation of the gate dielectric. Titanium and aluminum source, drain and gate electrodes were deposited by sputtering. The dimensions of width (W) and length (L), as well as the number of nanowire transistors were varied to allow a range of up to 3 orders of the electrical current magnitude through the device. The minimum dimensions obtained for the nanowire length (LFin) and high (HFin), gate length (LGate) and width (WGate) were, respectively, 10 ?m, 15 nm, 100 nm e 50 nm. The average time for the fabrication of one single JNT device using FIB system is 2 days, with the average cost of US$ 4,000.00. Still, the device fabrication using EBL technique is longer ¿ approximately 10 days ¿, however it costs less than one order of magnitude compared to FIB (approximately US$ 150.00). These results show that the methods developed for FIB and EBL systems for fabrication of silicon nanowires for applications in nanoelectronics are innovative in Brazil and allow consistent advances in nanofabrication. These processes, now calibrated, will contribute to the development of new processes, for example, FinFET transistors based on nanowires / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Esta dissertação discute o desenvolvimento de modelos analíticos e numéricos para as características elétricas de transistores de fios quânticos. Sendo assim, realizou-se um estudo implementando uma sequência de formalismos e ferramentas computacionais para solução auto-consistente das equações de Schrödinger e Poisson para poços e fios quânticos. Com a utilização deste método numérico pode-se determinar os auto-estados os níveis de energias e as densidades eletrônicas de portadores livres, dentre outros parâmetros relevantes para dispositivos de fio quântico. Adicionalmente, realizou-se um estudo analítico das heteroestruturas semicondutoras de interesse para a área de dispositivos de dimensionalidade reduzida. Este estudo levou a obtenção de resultados referentes ao desenvolvimento de modelos teóricos para as características elétricas de dispositivos baseados no mecanismo de tunelamento ressonante. Os resultados obtidos para a característica corrente-tensão (I-V) nas heteroestruturas investigadas foram contrastados satisfatoriamente com os encontrados na literatura. Este ferramental analítico foi então aplicado para computar o coeficiente de transmissão eletrônico de um diodo de fio quântico com tunelamento ressonante. / This dissertation discusses the development of analytical and numerical models for the electrical characteristics of quantum wire transistors. A study is carried out, implementing a sequence of formalisms and computational tools for the self-consistent solution of the equations of Schrödinger and Poisson in quantum wells and quantum wires. By using this numerical formulation it is possible to determine the eigenstates, energy levels and free-carrier electronic density, among other relevant parameters for quantum wire devices. In addition, we also conducted an analytical study concerning semiconductor heetrostrucures of interest for reduced dimensionality devices applications. This study led to results regarding the development of theoretical models for the electrical characteristics of devices based on the resonant tunneling mechanism. The results obtained for the current-voltage (I-V) characteristics in the investigated heterostructures were satisfactorily compared to those available at the published literature and this analytical tool was then used to compute the electronic transmission coefficient in a resonant tunneling quantum wire diode.

Submitted by Edisangela Bastos (edisangela@ufpa.br) on 2013-08-22T12:07:38Z No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_DesignNanodispositivosEletroluminescentes.pdf: 5246060 bytes, checksum: 2bf1897617bc92b57a42217fe5a98d5e (MD5) / Approved for entry into archive by Ana Rosa Silva(arosa@ufpa.br) on 2013-08-23T14:59:44Z (GMT) No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_DesignNanodispositivosEletroluminescentes.pdf: 5246060 bytes, checksum: 2bf1897617bc92b57a42217fe5a98d5e (MD5) / Made available in DSpace on 2013-08-23T14:59:44Z (GMT). No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_DesignNanodispositivosEletroluminescentes.pdf: 5246060 bytes, checksum: 2bf1897617bc92b57a42217fe5a98d5e (MD5) Previous issue date: 2013 / FAPESPA - Fundação Amazônia de Amparo a Estudos e Pesquisas / Governo do Estado do Amapá / Neste trabalho reportamos a investigação teórica da solvatação dos isômeros do tris- (8-idroxiquinolinolato) de alumínio III – Alq3, as propriedades eletroluminescentes na solvatação de Alq3 em líquidos orgânicos como metanol, etanol, dimetilformamida (DMF) e acetonitrila, a fim de se entender a dependência na variação de ambientes do sistema, aperfeiçoando o funcionamento de filmes transportadores em dispositivos eletroluminescentes do tipo OLED (Organic Light-Emitting Diodes) e por fim investigamos o mecanismo do transporte eletrônico no Alq3 aplicando uma baixa corrente elétrica na molécula e evidenciando as curvas corrente-voltagem característica do dispositivo. A simulação consiste na aplicação do método sequencial Monte Carlo / Mecânica quântica (S-MC/MQ), que parte de um tratamento inicial estocástico para separação das estruturas mais prováveis de menor energia e posteriormente com um tratamento quântico para plotar os espectros eletrônicos das camadas de solvatação separadas através do método ZINDOS/S. Nas propriedades elétricas do transporte utilizamos o método da função de Green de não equilíbrio acoplado a teoria do funcional densidade (DFT) inferindo que as ramificações mais externas correspondentes aos anéis no Alq3 seriam terminais para o translado eletrônico. Nossos resultados mostraram que a média dos espectros de absorção para solvatação do Alq3 em soluções sofre um desvio mínimo com a mudança de ambiente, estando em ótimo acordo com os resultados experimentais da literatura; e as curvas I-V confirmaram o comportamento diodo do dispositivo, corroborando com os sentidos mais pertinentes quanto aos terminais no Alq3 para se ter um transporte eletrônico satisfatório. / In this study we investigated theoretically the electronic structure of [tris-(8-hidroxiquinolinolato) aluminum (III) - Alq3, solvation properties of the electroluminescent Alq3 organic liquids such as methanol, ethanol, dimethylformamide (DMF) and acetonitrile in order to understand the dependence the variation of system environments, improving the operation of conveyors films in electroluminescent devices of the type OLED (Organic Light-Emitting Diodes), and finally investigated the mechanism of Alq3 in the electron transport applying a low electrical current in the molecule and current curves showing the –voltage characteristic of the device. The simulation method consists of applying the sequential Monte Carlo / Quantum Mechanics (S-MC/MQ), that part of an initial treatment for separation of stochastic structures most likely to lower energy and subsequently with a quantum treatment to plot the electronic spectra of the layers solvation separated by the ZINDOS/S method. In the electrical properties of transport we use the Green function method coupled nonequilibrium density functional theory (DFT) inferring that the ramifications outer rings corresponding to the Alq3 would terminals for electronic transfer. Our results showed that the average absorption spectra of Alq3 for solvation in solutions undergoes a minimum deviation with changing environment, being in good agreement with the experimental results from the literature, and the IV curves confirmed the behavior of the diode device, corroborating the senses as more relevant to the terminals in Alq3 to have a satisfactory transport electronics.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-05-29T19:01:52Z No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-05-29T22:46:22Z (GMT) No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) / Made available in DSpace on 2017-05-29T22:46:22Z (GMT). No. of bitstreams: 1 2017_BeatrizOliveiraCâmaradaFé.pdf: 5219419 bytes, checksum: 42c274999f95dc44122d55d1ccf59797 (MD5) Previous issue date: 2017-05-29 / A contínua miniaturização do tamanho dos transistores abriu espaço para inovações tecnológicas e novas abordagens de desenvolvimento de sistemas. Dentre estas inovações pode-se destacar a tecnologia nanoeletrônica e os sistemas-em-chip (SoC). Os SoCs são limitados pelas suas interconexões e a abordagem de redes-em-chip (NoC) provê uma solução flexível e expansível para esse problema. O roteador é o módulo central na NoC e novas arquiteturas estão sendo desenvolvidas para melhor atender as necessidades de um SoC, que incluem baixo consumo de potência e menor área ocupada possível. Por sua vez o transistor monoelétron (SET) é um dispositivo Nanoeletrônico que ocupa uma pequena área e dissipa pouca potência, sendo ideal para o desenvolvimento de um roteador nanoeletrônico. Este trabalho propõe uma arquitetura digital de um roteador para NoC com topologia Mesh completamente baseado na tecnologia SET. São propostos módulos digitais básicos baseados na tecnologia SET, compilados em uma biblioteca para LTspice, e novas arquiteturas de uma memória SRAM e um registrador FIFO. Ao final os resultados serão comparados com a tecnologia CMOS, evidenciando as vantagens do roteador nanoeletrônico. / The continued reduction in transistor size has made room for technological innovations and new approaches to system development. Among these innovations the nanoelectronic technology and systems-on-chip (SoC) can be highlighted. SoCs are limited by their interconnections, and the network-on-chip (NoC) approach provides a flexible and scalable solution to this problem. The router is the central module in NoC and new architectures are being developed to better meet the needs of a SoC, which include low power consumption and the smallest possible occupied area. In turn, the single-electron transistor (SET) is a nanoelectronic device that occupies a small area and dissipates low power, being ideal for the development of a nanoelectronic router. This work proposes a complete nanoelectronic circuit for an information router aiming at NoCs with Mesh topology. Basic digital modules based on the SET technology and new architectures of an SRAM memory and a FIFO register are proposed. At the end the results will be compared with the CMOS technology and the advantages of the nanoelectronic router will become evident.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2018-02-21T16:44:37Z No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2018-02-27T16:48:02Z (GMT) No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) / Made available in DSpace on 2018-02-27T16:48:02Z (GMT). No. of bitstreams: 1 2017_EdylaraRibeiroRangel.pdf: 3128190 bytes, checksum: e2eee5ac868a08d0fc6370ae8cdd3282 (MD5) Previous issue date: 2018-02-27 / A evolução da indústria eletrônica que permitiu a implementação de arquiteturas de múltiplos núcleos foi motivada principalmente pelo consumo de energia, pois elas oferecem melhor desempenho e menor dissipação de potência do que os sistemas de processamento único. Com o aumento do número de núcleos em um único chip, a arquitetura de comunicação que interliga esses núcleos começou a ganhar importância. Assim, para resolver os problemas de interconectividade e comunicação dos sistemas em chip, a arquitetura de comunicação do tipo redes-em-chip (NoC - Network-on-Chip) tem sido proposta como uma solução altamente estruturada pela comunidade científica. Estimativas do consumo de energia das arquiteturas de comunicação devem ser realizadas no início do projeto, pois a comunicação do chip representa uma porção significante do total de energia e área consumida pelo chip. Neste contexto, este trabalho objetiva estudar sobre o consumo de energia em NoCs baseadas em dispositivos nanoeletrônicos, por meio de um modelo analítico previamente apresentado. Para obter o consumo total de energia da comunicação do chip, esse modelo utiliza como base alguns parâmetros, tais como, a energia das interconexões e dos roteadores, e a distribuição de probabilidade de comunicação. O objetivo principal deste trabalho é verificar quantitativamente qual a contribuição da nanoeletrônica na redução do consumo de energia, na arquitetura de comunicação do tipo NoC, com ênfase no estudo das interconexões. Desta forma, são feitas simulações para verificar o comportamento da latência e da energia das interconexões que conectam os roteadores da rede, em função dos nós de tecnologia, bem como, é realizada a comparação do consumo de energia entre redes com roteadores nanoeletrônicos e redes com roteadores CMOS. Por fim, é realizada uma análise comparativa entre o consumo de energia de redes com interconexões de cobre e nanotubo de carbono, utilizando roteadores nanoeletrônicos. Os resultados obtidos neste trabalho mostram que a nanoeletrônica é uma tecnologia que aparenta ser uma solução promissora na redução do consumo de energia dos futuros chips e dispositivos. / The evolution of the electronic industry that allowed the implementation of multi-core architectures was motivated mainly by the energy consumption, since they offer better performance and less power dissipation than the single processing systems. With the increase in the number of cores on a single chip, the communication architecture that interconnects these cores began to gain importance. Thus, to solve the problems of interconnectivity and communication of the systems in chip, Networks-on-Chip (NoC) communication architecture has been proposed as a solution highly structured by the scientific community. Estimates of the energy consumption of communication architectures should be carried out at the beginning of the project because the communication of the chip represents a significant portion of the total energy and area consumed by the chip. In this context, this work aims to study energy consumption in NoCs based on nanoelectronic devices, through an analytical model previously presented. To obtain the total energy consumption of the chip communication, this model uses as base some parameters, such as the energy of the interconnections and the routers, and the Communication Probability Distribution. The main objective of this work is to verify quantitatively the contribution of nanoelectronics in the reduction of energy consumption in NoC communication architecture, with emphasis on the study of interconnections. In this way, simulations are performed to verify the latency and energy behavior of the interconnections that connect the routers of the network, as a function of the technology nodes, as well as, the comparison of the energy consumption between networks with nanoelectronic routers and networks with CMOS routers is made. Finally, a comparative analysis was performed between the energy consumption of networks with copper and carbon nanotube interconnections using nanoelectronic routers. The results obtained in this work show that nanoelectronics is a technology that appears to be a promising solution in reducing the energy consumption of future chips and devices.

Esta dissertação discute o desenvolvimento de modelos analíticos e numéricos para as características elétricas de transistores de fios quânticos. Sendo assim, realizou-se um estudo implementando uma sequência de formalismos e ferramentas computacionais para solução auto-consistente das equações de Schrödinger e Poisson para poços e fios quânticos. Com a utilização deste método numérico pode-se determinar os auto-estados os níveis de energias e as densidades eletrônicas de portadores livres, dentre outros parâmetros relevantes para dispositivos de fio quântico. Adicionalmente, realizou-se um estudo analítico das heteroestruturas semicondutoras de interesse para a área de dispositivos de dimensionalidade reduzida. Este estudo levou a obtenção de resultados referentes ao desenvolvimento de modelos teóricos para as características elétricas de dispositivos baseados no mecanismo de tunelamento ressonante. Os resultados obtidos para a característica corrente-tensão (I-V) nas heteroestruturas investigadas foram contrastados satisfatoriamente com os encontrados na literatura. Este ferramental analítico foi então aplicado para computar o coeficiente de transmissão eletrônico de um diodo de fio quântico com tunelamento ressonante. / This dissertation discusses the development of analytical and numerical models for the electrical characteristics of quantum wire transistors. A study is carried out, implementing a sequence of formalisms and computational tools for the self-consistent solution of the equations of Schrödinger and Poisson in quantum wells and quantum wires. By using this numerical formulation it is possible to determine the eigenstates, energy levels and free-carrier electronic density, among other relevant parameters for quantum wire devices. In addition, we also conducted an analytical study concerning semiconductor heetrostrucures of interest for reduced dimensionality devices applications. This study led to results regarding the development of theoretical models for the electrical characteristics of devices based on the resonant tunneling mechanism. The results obtained for the current-voltage (I-V) characteristics in the investigated heterostructures were satisfactorily compared to those available at the published literature and this analytical tool was then used to compute the electronic transmission coefficient in a resonant tunneling quantum wire diode.