Orientador: José Alexandre Diniz / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-24T05:49:16Z (GMT). No. of bitstreams: 1
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Previous issue date: 2013 / Resumo: Neste trabalho é apresentado o desenvolvimento do processo de obtenção de nanofios de silício (SiNW) para aplicações em dispositivos MOS tridimensionais utilizando as técnicas de Feixe Íons Focalizados com íons de Gálio (GaFIB) e Litografia por Feixe de Elétrons (EBL). O processo completo de fabricação foi desenvolvido para a obtenção de transistores sem junção baseados em nanofios (junctionless nanowire transistors, JNT), escolhidos devido à facilidade de processamento ¿ comparativamente a outros dispositivos, como FinFETs ¿ e à ausência de efeitos de canal curto e perfuração MOS (punchthrough). Lâminas de tecnologia SOI (Silicon on Insulator) foram utilizadas como substrato. GaFIB/SEM ¿ um sistema de duplo feixe acoplado a um microscópio eletrônico de varredura -, com resolução nominal de feixe iônico de 20 nm, foi utilizado para a definição dos nanofios de silício com dopagem local por íons de Gálio (p+ - SiNW) e deposição de dielétrico de porta de SiO2 e eletrodos de fonte, dreno e porta de Platina. Para deposição dos eletrodos metálicos e do dielétrico de porta foi utilizado feixe de elétrons disponível no SEM de modo a evitar implantação iônica extra e evitar o processo de sputtering dos nanofios de silício. As dimensões do comprimento (LFin) e altura (HFin) do nanofio, comprimento (LPorta) e largura (WPorta) da porta foram, respectivamente, 6 ?m, 15 nm, 1 ?m e 35 nm. O estudo da condução de corrente elétrica no p+-SiNW foi feito por medidas elétricas em dispositivos pseudo-MOS utilizando o dióxido de silício enterrado (BOX) da lâmina SOI como dielétrico de porta para controlar a corrente através do p+-SiNW. Curvas de corrente entre fonte e dreno (IDS) versus tensão entre a porta das costas da lâmina e fonte (VBGS) indicam regime de acumulação para o p+-SiNW. Curvas IDS versus VDS indicam que o dispositivo JNT opera como um resistor controlado pela porta. Por outro lado, a técnica EBL ¿ com resolução nominal do feixe eletrônico 2 nm ¿ foi utilizada para a fabricação de dispositivos JNT do tipo nMOS - com dopagem de Arsênio (n+-SiNW) por implantação iônica -, juntamente com o sistema de deposição a partir de fase química, ECR-CVV (Electron Cyclotron Ressonance) para a definição dos nanofios utilizando o sistema de corrosão por plasma RF e formação de dielétrico de porta. Eletrodos de fonte, dreno e porta de Titânio e Alumínio foram depositados pela técnica de sputtering. As dimensões de largura (W) e comprimento (L), assim como o número de nanofios dos transistores foram variados para permitir uma excursão de até 3 ordens de grandeza da corrente elétrica do dispositivo. As dimensões mínimas obtidas para o comprimento (LFin) e altura (HFin) do nanofio, comprimento (LPorta) e largura (WPorta) da porta foram, respectivamente, 10 ?m, 15 nm, 100 nm e 50 nm O tempo médio para fabricação de um dispositivo JNT utilizando o sistema FIB é de aproxi-madamente 2 dias e seu custo médio é estimado em US$ 4,000.00. Por outro lado, a fabricação do dispositivo utilizando a técnica EBL demanda maior tempo ¿ aproximadamente 10 dias ¿, contudo custando menos de uma ordem de grandeza do valor do FIB (aproximadamente US$ 150.00). Os resultados obtidos revelam que os métodos desenvolvidos nos sistemas FIB e EBL para fa-bricação de nanofios de silício para aplicações em nanoeletrônica são inovadores no Brasil e permitem avanços consistentes em nanofabricação. Esses processos, já calibrados, contribuirão para o desenvolvimento de novos processos, como, por exemplo, transistores do tipo FinFET ou dispositivos baseados em nanofios / Abstract: This work presents the development for obtaining silicon nanowires (SiNW) for applications in 3D MOS devices using Focused Ion Beam with gallium ions (GaFIB) and Electron Beam Lithography (EBL) techniques. The complete fabrication process was developed for obtaining junctionless nanowire-based transistors, chosen due to the simplicity of processing and to the absence of short channel and punchthrough effects. Silicon on Insulator (SOI) wafers were used as substrate. GaFIB/SEM - a dual beam system coupled to a scanning electron microscope -, with nominal resolution for the ionic beam of 20 nm, was used to define silicon nanowires and dope them locally by gallium ions (p+-SiNW), in addition to deposit SiO2 dielectric gate and Pt source, drain and gate electrodes. Metal electrodes and gate dielectric deposition were taken place with the electron beam available in the SEM to avoid extra ion implantation and prevent sputtering process of silicon nanowires. The dimensions obtained for the nanowire length (LFin) and high (HFin), gate length (LGate) and width (WGate) were, respectively, 6 ?m, 15 nm, 1 ?m e 35 nm. The study of the driving electric current through p+-SiNW was achieved by electrical measurements in the pseudo-MOS devices using the buried silicon dioxide (BOX) of the SOI wafer as gate dielectric to control the current through the p+-SiNW. Electrical current between source and drain (IDS) versus gate voltage between the back-gate and source (VBGS) curves indicate accumulation regime for the p+-SiNW. IDS versus VDS curves indicate that the JNT device operates as a gated resistor gate. Still, the EBL technique ¿ with nominal resolution for the electronic beam of 2 nm ¿ was used to fabricate nMOS JNT devices - with arsenic dopant (n+-SiNW) - along with ECR-CVC (Electron Cyclotron Resonance) chemical phase deposition plasma system, for defining the nanowires using RF plasma etching and formation of the gate dielectric. Titanium and aluminum source, drain and gate electrodes were deposited by sputtering. The dimensions of width (W) and length (L), as well as the number of nanowire transistors were varied to allow a range of up to 3 orders of the electrical current magnitude through the device. The minimum dimensions obtained for the nanowire length (LFin) and high (HFin), gate length (LGate) and width (WGate) were, respectively, 10 ?m, 15 nm, 100 nm e 50 nm. The average time for the fabrication of one single JNT device using FIB system is 2 days, with the average cost of US$ 4,000.00. Still, the device fabrication using EBL technique is longer ¿ approximately 10 days ¿, however it costs less than one order of magnitude compared to FIB (approximately US$ 150.00). These results show that the methods developed for FIB and EBL systems for fabrication of silicon nanowires for applications in nanoelectronics are innovative in Brazil and allow consistent advances in nanofabrication. These processes, now calibrated, will contribute to the development of new processes, for example, FinFET transistors based on nanowires / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.unicamp.br:REPOSIP/259290 |
| Date | 24 August 2018 |
| Creators | Santos, Marcos Vinicius Puydinger dos, 1987- |
| Contributors | UNIVERSIDADE ESTADUAL DE CAMPINAS, Diniz, José Alexandre, 1964-, Pavanello, Marcelo Antonio, Manera, Leandro Tiago |
| Publisher | [s.n.], Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica e de Computação, Programa de Pós-Graduação em Engenharia Elétrica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | 92 p. : il., application/pdf |
| Source | reponame:Repositório Institucional da Unicamp, instname:Universidade Estadual de Campinas, instacron:UNICAMP |
| Rights | info:eu-repo/semantics/openAccess |
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