Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge. / This PhD work deals with characterization and electrical modeling of interconnection networks for 3D stacking of advanced integrated circuits. First, characterization tools have been developed for basic interconnect element specific of the 3D integration : ReDistribution Layer (RDL) interconnect, Back End Of Lines (BEOL) interconnect, Through Silicon Via (TSV) and Copper Pillar. Equivalent models are proposed and then validated on a broad band frequency (MHz-GHz) by electromagnetic modeling. An analysis of global electrical performances of interconnections networks is investigated for 3D wafer stacking. Face to Face, Face to Back and Interposer stacking are compared in order to establish their performances in term of data rate transmission. A study is also carried on 2D inductances integrated in the BEOL to find out which electrical performances are strongly impacted by the stacking of silicon substrate. The last part is dedicated to the optimization strategies of the 3D circuits performances in order to maximize their frequency bandwidth, to minimize the propagation delays and to insure the signal integrity (eye diagram). Answers are given to the 3D circuits designers for determining the best choices of chips orientation, routing and integration density. These results are valued on a concrete application of 3D circuits “memory on processor” (Wide I/O) where obtaining the required specifications on data rate (Gbyps) remain a real challenge.
| Identifer | oai:union.ndltd.org:theses.fr/2011GRENT125 |
| Date | 15 December 2011 |
| Creators | Roullard, Julie |
| Contributors | Grenoble, Flechet, Bernard |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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