Τις τελευταίες δεκαετίες, η ανάπτυξη των non-volatile μνημών (NVMs) κατέστησε ικανή την αντικατάσταση volatile μνημών, όπως των DRAMs και των μαγνητικών σκληρών δίσκων (HDDs), σε caching και storage εφαρμογές, αντίστοιχα. Οι δίσκοι στερεάς κατάστασης (SSDs) που βασίζονται σε NAND Flash μνήμες έχουν ήδη αναδειχθεί ως ένα χαμηλού κόστους, υψηλής απόδοσης και αξιόπιστο μέσο στα σύγχρονα συστήματα αποθήκευσης. Επιπλέον, οι ιδιότητες των υλικών αλλαγής φάσης και η πρόσφατη κλιμάκωση της Phase-Change μνήμης (PCM), την καθιστά ένα τέλειο υποψήφιο για την ανάπτυξη μνημών τυχαίας προσπέλασης αλλαγής φάσης (PCRAMs).
Η ραγδαία κλιμάκωση των NVMs, με διαδικασίες ολοκλήρωσης κάτω από 19nm, και η χρήση της multi-level cell (MLC) τεχνολογίας συνέβαλλαν στην αύξηση της πυκνότητας αποθήκευσης πληροφορίας και συνεπώς μείωσαν το κόστος αποθήκευσης δραματικά. Ωστόσο, η διάρκεια ζωής των NV μνημών δεν παρέμεινε ανεπηρέαστη. Διαφορετικές παρεμβολές και πηγές θορύβου σε συνδυασμό με την επίδραση της γήρανσης έχουν ένα μεγάλο αντίκτυπο στην αξιοπιστία και την αντοχή αυτών των τεχνολογιών μνήμης, και ως εκ τούτου, των συστημάτων αποθήκευσης στα οποία χρησιμοποιούνται (SSDs, PCRAMs). Πολλές μέθοδοι και τεχνικές, όπως η μέθοδος wear-leveling, εξειδικευμένοι κώδικες ανίχνευσης και διόρθωσης λαθών (ECC) και τεχνικές pre-coding έχουν χρησιμοποιηθεί για να αντισταθμίσουν αυτές τις επιπτώσεις, ενώ άλλες, πιο περίπλοκες μεν, αλλά και πιο αποτελεσματικές, όπως η δυναμική προσαρμογή των κατωφλίων ανάγνωσης, βρίσκονται σε πειραματικό στάδιο.
Η ανάπτυξη αυτών των τεχνικών βασίζεται στον πειραματικό χαρακτηρισμό των NV μνημών, τόσο σε επίπεδο κελιού όσο και σε επίπεδο ολοκληρωμένου κυκλώματος. Ο χαρακτηρισμός αυτός σχετίζεται με την μέτρηση του λόγου του αριθμού των bit σφαλμάτων προς τον αριθμό των συνολικών bits (BER) και το χρόνο απόκρισης (ανάγνωσης και εγγραφής) καθ' όλη τη διάρκεια ζωής της μνήμης, για διάφορες μορφές δεδομένων και σενάρια χρονισμών. Η διαδικασία αυτή, μέχρι τώρα, γίνεται με τη χρήση της πραγματικής NV μνήμης, συνήθως με ολοκληρωμένα κυκλώματα που βρίσκονται στο στάδιο της προ-παραγωγής, ενώ πιο ενδελεχής έλεγχος γίνεται στο τελικό στάδιο της παραγωγής. Αυτή η προσέγγιση έχει δύο σημαντικά μειονεκτήματα. Από τη μία πλευρά, είναι μια πολύ χρονοβόρα διαδικασία, δεδομένου ότι η γήρανση μίας NVM μπορεί να απαιτεί ένα μεγάλο αριθμό από program / erase (P/E) κύκλους που πρέπει να εκτελεστούν για κάθε πείραμα. Ο αριθμός αυτός κυμαίνεται από κάποιες δεκάδες χιλιάδες (NAND Flash) έως και κάποια εκατομμύρια κύκλους (PCM). Από την άλλη πλευρά, τα χαρακτηριστικά γήρανσης μίας NVM είναι αναλόγως εξαρτώμενα από τον αριθμό των Ρ/Ε κύκλων που εκτελούνται, καθιστώντας έτσι αδύνατη την διεξαγωγή διαφορετικών ή διαδοχικών πειραμάτων στην ίδια κατάσταση γήρανσης της μνήμης.
Σε αυτή την εργασία παρουσιάζουμε ένα μοντέλο που αντιπροσωπεύει με ακρίβεια τη διαδικασία γήρανσης NV μνημών, αντιμετωπίζοντας τες ως ένα χρονικά μεταβαλλόμενο κανάλι επικοινωνίας βασισμένο σε ένα μη συμμετρικό n-PAM μοντέλο. Με βάση τη μοντελοποίηση των χαρακτηριστικών γήρανσης, υλοποιούμε ένα σύστημα εξομοίωσης σε πραγματικό χρόνο και με μεγάλη ακρίβεια της συμπεριφοράς NV-μνημών, κάτω από ορισμένες από το χρήστη συνθήκες γήρανσης, σε τεχνολογία FPGA. Η πλατφόρμα που παρουσιάζεται στην παρούσα εργασία βασίζεται σε μια αναπροσαρμόσιμη αρχιτεκτονική υλικού και λογισμικού που επιτρέπει την ακριβή εξομοίωση των νέων και αναδυόμενων τεχνολογιών και μοντέλων των NVMs. Η πλατφόρμα που αναπτύχθηκε μπορεί να αποτελέσει ένα πολύτιμο εργαλείο για την ανάπτυξη και αξιολόγηση αλγορίθμων και τεχνικών κωδικοποίησης. / Over the last few years, non-volatle memory (NVM) has shown a great potential in replacing volatile memory, like DRAM in caching applications, and magnetic HDDs in storage applications. NAND Flash-based solid state drives (SSDs) have already emerged as a low-cost, high-performance and reliable storage medium for both commercial and enterprise storage systems. Additionally, the properties of phase-change materials and the recent scaling of Phase-Change Memory (PCM) has made it a perfect candidate for developing phase-change random access memories (PCRAMs).
The rapid scaling of NVMs, with process nodes below 19nm, and the use of multi-level cell (MLC) technologies has increased their storage density and reduced the storage cost per bit. However, their lifetime capacity has not remained unaffected. Different interferences and noise sources along with aging effects have now a great impact on the reliability and endurance of these memory technologies, and hence, on the storage systems where these memories are used (SSDs, PCRAMs). Numerous techniques, such as wear-leveling, specialized error correcting codes (ECC) and precoding techniques have been employed to compensate these effects, while others, more complex but also more efficient, like dynamic adaptation of read reference thresholds, are at an experimental level.
The development of these techniques is based on experimental characterization of NVM cells and chips. Characterization is related with measuring bit error ratio (BER) and response time (read and write time) during the whole lifetime of a device, for various loading data patterns and timing scenarios. This process is performed using real NVM integrated chips, usually the engineering, pre-production parts, while more thorough testing at the system level is performed when production parts are available. This approach has two major drawbacks. On one hand it is a very time-consuming process, since the aging of an NVM may require a large number of program/erase (P/E) cycles to be performed for each experiment, ranging from tens of thousands (NAND Flash) to millions (PCM) program cycles. On the other hand, the aging characteristics of an NVM are proportionally dependent on the number of the performed P/E cycles, thus making it impossible to conduct different or successive experiments at the same aging state of a memory chip.
In this work, we present a model that accurately represents the aging process of an NVM cell, by treating it as a time-variant communications channel, based on an asymmetric n-PAM model. We present the architecture of a flexible FPGA-based platform, designed for accurate emulations of NVM technologies, focusing mainly on MLC NAND Flash technologies. Accuracy is measured in reference to experimentally specified bit error probabilities for various aging conditions (ie. the number of P/E cycles applied to a NAND Flash chip), usually for random data patterns.
The hardware platform presented in this work is based on a reconfigurable hardware-software architecture, which enables the accurate emulation of new and emerging models and technologies of NVMs. The developed platform can be a valuable tool for the evaluation of memory-related algorithms, signal processing and coding techniques.
| Identifer | oai:union.ndltd.org:upatras.gr/oai:nemertes:10889/8815 |
| Date | 12 June 2015 |
| Creators | Προδρομάκης, Αντώνιος |
| Contributors | Αντωνακόπουλος, Θεόδωρος, Prodromakis, Antonios, Μπερμπερίδης, Κωνσταντίνος, Καλύβας, Γρηγόριος |
| Source Sets | University of Patras |
| Language | gr |
| Detected Language | Greek |
| Type | Thesis |
| Rights | 0 |
Page generated in 0.0026 seconds