Thesis (M.S.)--University of Michigan, 2003. / Includes bibliographical references.

Thesis (M.S.)--University of Michigan, 1971.

Thesis (M.S.)--University of Michigan, 1973.

Thesis (M.S.)--University of Michigan, 1988.

Thesis (M.S.)--Rochester Institute of Technology, 2008. / Typescript. Includes bibliographical references.

Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo. / To maintain performance at reduced power supply voltage, transistor threshold voltages and dimensions have been scaled down for decades. Scaling transistor into the sub-100nm technologies has resulted in a dramatic increase in leakage currents, which have become a significant portion of the total power consumption in scaled technologies, in many case achieving 30-50% of the overall power consumption under nominal operating conditions. For this condition, standby currents in CMOS logic gates represent an important challenge in nanometer technologies, leakage dissipation being a critical factor in low-power design. It means the static power dissipation should be considered as soon as possible in the integrated circuit design flow. This thesis reviews the major leakage current mechanisms and several reduction techniques. It presents the development of a straightforward method for very fast estimation of subthreshold current in CMOS series-parallel logic gates. This estimation method is based on electrical conductivity association of series-parallel transistor arrangements. Combined with a gate oxide leakage model based on transistor bias condition, it is possible to provide a better prediction of total leakage consumption in transistor networks. The previous estimation method is fast but it is not focused on accuracy. A new accurate subthreshold and gate leakage current estimation method is also developed based on simplified analytical leakage currents models. Instead of previous works focused on series-parallel device arrangements, this method evaluates the leakage in general transistor networks. The presence of on-switches in off-networks, ignored by previous works, is also considered in the proposed static current analysis. The new leakage model has been validated through electrical simulations, taking into account a 130nm and 90nm CMOS technology, with good correlation of the results, demonstrating the model accuracy.

The objective of the thesis is to research the physiological differences between picked genotypes of Capsicum annuum and the effect of lower temperatures in the beginning of ontogeny. Another objective is to find out how Capsicum annuum plants react to application of anti-stress agent Atonic and to determine the most appropriate physiological indicators of resistence to low temperatures. Capsicum annuum ranks among thermophilic crops for which the temperature optimum is of 22 - 25 °C during the day and 18 - 20 °C overnight. They are planted at the field station at the time when ground frost may occur. These can cause physiological changes in the plant or even cause her death. Three varieties were chosen for the experiment: Amy, Eva a Lydia. Plants were divided into a control group and treatment group. Both groups were further divided into two additional groups - with and without the application of Atonic in the beginning of vegetative growth (6th day of exposure to stress). Control group plants were grown at 20 °C and stressed plants were moved into a klimabox with temperature of 5 °C throughout the entire day. Such temperature may occur after planting the plants into an outdoor habitat. Proline content in leaves of Capsicum annuum and relative discharge of electrolyte was studied in two - day intervals. From the obtained results it can be concluded that the accumulation of proline was the highest for Lydia variety in a stressed scenario with the application of Atonic and the lowest proline content was found in in the Amy variety in a control group. Furthermore, it was discovered that the ontogeny of plants has an effect on the accumulation of proline and relative discharge of electrolyte from the beginning of the measurement. The absolute highest electrolyte discharge was measured in the Lydia variety in a stressed scenario and the lowest one was present in the Amy variety in a control group. These results confirm the hypothesis.

Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo. / To maintain performance at reduced power supply voltage, transistor threshold voltages and dimensions have been scaled down for decades. Scaling transistor into the sub-100nm technologies has resulted in a dramatic increase in leakage currents, which have become a significant portion of the total power consumption in scaled technologies, in many case achieving 30-50% of the overall power consumption under nominal operating conditions. For this condition, standby currents in CMOS logic gates represent an important challenge in nanometer technologies, leakage dissipation being a critical factor in low-power design. It means the static power dissipation should be considered as soon as possible in the integrated circuit design flow. This thesis reviews the major leakage current mechanisms and several reduction techniques. It presents the development of a straightforward method for very fast estimation of subthreshold current in CMOS series-parallel logic gates. This estimation method is based on electrical conductivity association of series-parallel transistor arrangements. Combined with a gate oxide leakage model based on transistor bias condition, it is possible to provide a better prediction of total leakage consumption in transistor networks. The previous estimation method is fast but it is not focused on accuracy. A new accurate subthreshold and gate leakage current estimation method is also developed based on simplified analytical leakage currents models. Instead of previous works focused on series-parallel device arrangements, this method evaluates the leakage in general transistor networks. The presence of on-switches in off-networks, ignored by previous works, is also considered in the proposed static current analysis. The new leakage model has been validated through electrical simulations, taking into account a 130nm and 90nm CMOS technology, with good correlation of the results, demonstrating the model accuracy.

Made available in DSpace on 2014-06-11T19:35:03Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-08-15Bitstream added on 2014-06-13T18:46:02Z : No. of bitstreams: 1 faria_r_dr_sjc.pdf: 634063 bytes, checksum: f7c76bd8def68214cb43267b9a499d76 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / O objetivo nesta pesquisa foi avaliar a infiltração bacteriana in vitro na interface entre o pilar e o implante, comparando-se três tipos de conexões protéticas: Hexágono Externo (HE), Hexágono Interno Indexado (HII) e Cone Morse (CM). Sob condições estéreis, foi inoculada colônia de Escherichia coli na porção apical do parafuso do pilar. Após, os pilares foram fixados aos implantes com torque de 20 N/cm. Foram descartadas as amostras que apresentaram contaminação externa imediata. As amostras foram colocadas em tubos de ensaios contendo 2 ml de caldo TSB estéril. Em acompanhamento diário, por 7 dias, os caldos que se apresentaram turvos foram semeados em placa de petri com TSA e incubados em estufa bacteriológica à 37oC por 24 horas, para a observação de crescimento bacteriano. Coloração Gram foi realizada tanto no caldo quanto na colônia resultante da semeadura, para comprovação da presença de E. coli (Gram-negativo). Ao final do período, todas as amostras foram separadas, o conteúdo interno foi coletado com cone de papel e solução salina e semeado em placas de petri contendo TSA, levadas à estufa bacteriológica a 37º C por, 24 horas para verificar a viabilidade das bactérias. As amostras que não continham E.coli viáveis no seu interior foram descartadas do resultado final. Após os descartes por contaminação externa e inviabilidade, obtiveram-se os seguintes números de amostra: 38 (HE), 40 (HII) e 41 (CM). Os resultados, em % de amostras com infiltração bacteriana, foram submetidos ao teste de comparações múltiplas de proporções. As curvas de sobrevivência foram analisadas pelo método de Kaplan-Meyer e comparadas pelo teste estatístico de Log-Rank. Não houve diferença entre HE (10,53%), HII (4,88%) e CM (7,50%). As curvas de sobrevivência não diferiram entre si. A infiltração bacteriana ocorreu de modo... / The aim of this study was to evaluate, in vitro, the bacterial leakage between implant and abutment comparing three kinds of implantabutments connections: extern hexagon (EH), indexed intern hexagon (IIH) and morse-taper (MT). Under sterile controlled conditions, the tip of the abutment screw was inoculated with Escherichia coli culture and then the abutment was placed in position and tightened (20N/cm). The specimen was discarded if an external contamination of the outer surface was observed. Each specimen was incubated in a glass tube containing 2mL of sterile TSB medium at 37oC. The growth of E. Coli in the medium was registered every 24h. Once the sample showed cloudy broth, it was individually plated on TSA plates and incubated in an anaerobic chamber at 37oC for 24h, in order to observe the bacterial growth. Gram test was performed both in the medium and in the culture to certify the presence of E. Coli (Gram negative). After 7 days, each test specimen was sampled using a sterile paper point which was incubated in TSA plates and incubated in anaerobic chamber at 37oC for 24h, to verify bacterial viability. Samples that did not show bacterial viability in the end of the study were eliminated from the final results. After that, there were 38 EH samples, 40 IIH samples and 41 CM samples. The results, in %, of bacterial leakage, were statistically evaluated by multiple comparisons for proportion. The survival curves were analyzed by Kaplan-Meyer method and compared by statistical test of Log-Rank. There was no statistical difference among EH (10,53%), IIH (4,88%) e MT (7,50%). The three survival curves did not differ (p>0.005). It was conclude that the bacterial leakage occurred in a similar way for the three kinds of implant-abutment interface, no matter the assembly configuration.

Made available in DSpace on 2015-06-17T19:33:44Z (GMT). No. of bitstreams: 0 Previous issue date: 2014-12-09. Added 1 bitstream(s) on 2015-06-18T12:48:07Z : No. of bitstreams: 1 000830129.pdf: 1160653 bytes, checksum: 208eaf9a5e0179c424cd0aaf5d1ee860 (MD5) / Vazamento em tubulações é uma das principais preocupações de empresas fornecedoras de água, devido à escassez e disponibilidade de fontes de água potável, principalmente em grandes cidades. A técnica de correlação cruzada tem sido bastante utilizada nos últimos 30 anos na localização de vazamentos em tubulações metálicas. Entretanto, o método de correlação cruzada não tem a mesma eficácia na detecção de vazamentos em tubulações plásticas, devido ao elevado nível de atenuação entre a parede da tubulação e o fluido, que rapidamente suprimem o sinal de vazamento. Por isso, o sinal de vazamento não consegue percorrer longas distâncias em tais tipos de tubulações. Sabe-se que, a faixa de frequência na qual a energia do vazamento está localizada é baixa, consequentemente o sinal de vazamento é facilmente afetado pelo ruído de fundo. Para evitar esta interferência, o filtro passa-banda é utilizado para suprimir o ruído indesejado antes de aplicar a técnica de correlação cruzada. A escolha das frequências apropriadas a serem utilizadas no filtro passa-baixa são fundamentais para obtenção de uma estimativa de tempo de atraso confiável entre dois sinais de vazamento, este tempo de atraso é utilizado para calcular a posição do vazamento. Este trabalho tem como objetivo à investigação e criação de um simulador de vazamento, aqui chamado de Simulador Virtual de Vazamento, através da utilização de um modelo analítico de vazamento em conjunto com atuadores mecânicos (caixas de som). Este simulador de vazamento poderá ser utilizado para avaliar correlacionadores comerciais e para fins de treinamento. A principal vantagem deste método é o controle de todo o experimento, de modo que a característica do sinal de vazamento simulado é conhecida previamente / Leak in pipes is one of the main concerns of water companies due to the scarcity and availability of potable water sources, especially in big cities. The cross-correlation technique has been used in the past 30 years to locate leaks in metallic pipes. Although the cross- correlation method works very well for metallic pipes, it does not have the same effectiveness in plastic pipes. This is mainly due to the high attenuation between the pipe wall and the fluid, which suppress rapidly the leak noise. Hence, leak noise does not travel long distance in such pipes. Moreover, the frequency range over which the leak energy is located, is at low frequency. Hence, the leak signal is easily affected by background noise. To avoid these problems, a band-pass filter is used to suppress undesirable noise before conducting the correlation. The selection of the band-pass filter limits is the key to have a reliable time delay estimate between two leak signals, which is used to calculate the position of a suspected leak. This work concerns the investigation and design of a leak simulator, here named Virtual Pipe Rig, using an analytical leak model together with mechanical actuators (shakers). The analytical model is responsible for generating leak signals used to drive the mechanical actuators, which are responsible for simulating the measure positions. This virtual pipe rig can be used to assess commercial correlators and training purposes. The main advantage of this method is the entire control of the experiment, so that the characteristic of the simulated leak signal is known beforehand