Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

[pt] A indústria eletrônica tem apresentado uma demanda crescente pela fabricação de aparelhos onde o baixo consumo de energia é uma das características mais importantes. Como exemplo, temos os telefones celulares, os computadores pessoais portáteis e os implantes biomédicos. Este trabalho investiga o projeto e o layout de células analógicas de consumo mil vezes menos (micropower) que os circuitos convencionais. As células desenvolvidas tanto podem ser usadas em aplicações analógicas quanto em circuitos híbridos formados por blocos digitais e blocos analógicos em um mesmo circuito integrado (mixed-mode). O trabalho desenvolvido envolveu 7 etapas principais: o estudo da operação do transistor MOS polarizado na região de inversão fraca comparado com a região de inversão forte; o estudo de estruturas básicas com dois transitores operando na inversão fraca; a conversão dos parâmetros de fabricante para a simulação das células; estudo de células analógicas a e seu projeto para baixo consumo; simulação das células e comparação com células comerciais; estudo da variação dos parâmetros de fabricação; estudo de técnicas de layout para células analógicas. Inicialmente o trabalho apresenta um resumo do estado da arte em projetos de circuitos integrados analógicos CMOS e, introduz o conceito da operação do transistor MOS em inversão fraca (weak inversion). O estudo de estruturas básicas, tais como espelhos de corrente, é o passo seguinte para a compreensão das limitações da operação dos transistores na fraca inversão e a análise de suas vantagens e desvantagens. A conversão dos parâmetros de processos fornecido pelo fabricante, do SPICE nível 2 para o SMASH nível 5, é um passo importante para uma simulação mais fiel do transistor real operando na região de inversão fraca, usando o novo modelo EKV (desenvolvido pela Escola Politécnica Federal de Lausanne - EPFL). O desenvolvimento dos blocos funcionais analógicas, tais como amplificadores operacionais, tece como estratégia de trabalho partir de especificações de células existentes em bibliotecas de fabricantes comerciais com tecnologia reconhecida sobre o assunto, e tentar reproduzir as suas características através do projeto de células dedicadas. Foram avaliadas algumas topologias de uma mesma célula com o objetivo de realizar a comparação entre elas. As medidas de desempenho das células para a comparação com as comerciais, foram realizadas com o uso de arquivos hierárquicos de simulação, visando a redução da quantidade de arquivos. Foi realizado um estudo de como a variação do processo de fabricação pode afetar o desempenho das células projetadas por análise de Montecarlo. São mostradas técnicas de layout de células analógicas que visam reduzir o descasamento entre transistores, faro este que poderia levar o circuito a apresentar comportamento diferente daquele especificado inicialmente. Os resultados alcançados demonstraram ser possível o desenvolvimento de células analógicas de baixo consumo. Através do uso da técnica de operação do transistor na região de inversão fraca, obteve-se desempenho comparável aos circuitos comerciais, tornando possível a criação de uma biblioteca de células analógicas mais ampla sem a necessidade da dependência do know-how dos fabricantes comerciais. / [en] Low power supply consumption hás become one of the main issue in eletronic industry for many product áreas such as cellular telephones, portable personal computers and biomedical implants. The aim of this work is to investigate the main drawbacks involved in the design of CMOS analog cells biased in weak inversion. Biasing a cell in weak inversion makes it possible to archieve a power consumption that is one thousandth lower than common analog cells designed to operate in strong inversion. This work has involved the following subject: a study of models for MOS transistors operating in weak inversion and strong inversion regions; a methodology to convert LEVEL 2 Spice model to EKV model; study of basic analog cell blocks suitable to low power mixed mode IC design; design methodology for low power analog cells; comparison between these cells and some commercial ones; study of analog layout techniques. Firstly, this work reviews the state-of-art of analog cell design including MOS transistor operation and modeling in the weak inversion region. Secondly we discuss the operation of some basic structures, such as current mirors and differential amplifiers, biased in weak inversion. This study helped us to understand the benefits and drawbacks involved in working with MOS transistors biased in this region. Next we describe a methodology to convert process parameters suppied by the foundries, usually LEVEL 2 Spice model, to the EKV model that was developed by EPFL (Swiss Federal Institute of Technology - Lausanne). Since EKV model is continuous in all regions, we expect to archieve better agreement between simulation results and manufacturing results. In order to test and validate the design methodology we chose to develop first a set of cells for this foundry comforming to a foundry with expertise in low voltage analog cell design. These tests were carried ou through standardized hierarchical simulation files in order to decrease the total number of simulatiom files required. Finally, we present some techniques for the layout of analog cells that improve circuit sensibility to transistor mismatching and process variation. The work shows us that it is feasible to design low power analog circuit using MOS transistors operating in weak inversion region. The methodology was even able to synthesize cells that are similar in performance to commercial ones. Therefore, it is possible to develop a çow power analog cell library which is suitable to designing application specific integrated circuits.