Η κρυφή μνήμη αποτελεί έναν σημαντικό παράγοντα για την απόδοση του επεξεργαστή. Ταυτόχρονα όμως αποτελεί και ένα από τα δομικά μέρη πάνω στο chip στο οποίο καταναλώνεται σημαντικό κομμάτι της ισχύος. Στην παρούσα εργασία γίνεται μία ανάλυση πάνω στην κατανάλωση των διαφόρων επιπέδων της ιεαραρχίας της κρυφής μνήμη του επεξεργαστή και παρουσιάζονται ορισμένες τεχνικές που οδηγούν στην μείωση της ενώ παράλληλα διατηρείται η απόδοση του υπολογιστικού συστήματος όσο το δυνατόν πιο σταθερή. Η αποτίμηση των τεχνικών αυτών έγινε με την βοήθεια του SimpleScalar, εξομοιωτή υπερβαθμωτών αρχιτεκτονικών επεξεργαστή, και του εργαλείου CACTI της HP, το οποίο μοντελοποιεί διάφορα χαρακτηριστικά (χρόνο προσπέλασης, δυναμική κατανάλωση ισχύος κτλ.) της κρυφής και κύριας μνήμης του επεξεργαστή. / Cache memory plays an important role in the performance of the processor. Simultaneously, however, it is one of the core components of the chip which consume a significant percentage of the total power. In this thesis we present an analysis of the power dissipation of the different levels in cache memory hierarchy and we propose techniques that lead to a reduction of power consumption while maintaning the system performance. For the efficiency study of these techniques we use SimpleScalar, a superscalar architecture simulator, and CACTI, an enhanced cache access and cycle time model.

Στην παρούσα διατριβή προτείνονται μέθοδοι διαχείρισης των κοινόχρηστων πόρων σε υπολογιστικά συστήματα όπου πολλαπλοί επεξεργαστές μοιράζονται το ίδιο ολοκληρωμένο (Chip Multiprocessors – CMPs). Ενώ μέχρι πρόσφατα ο σχεδιασμός ενός υπολογιστικού συστήματος στόχευε στην ικανοποίηση των απαιτήσεων μόνο μίας εφαρμογής ανά χρονική περίοδο, τώρα πια απαιτείται και η εξισορρόπηση των απαιτήσεων διαφορετικών εφαρμογών που ανταγωνίζονται για την κατοχή των ίδιων πόρων. Σε πολλές περιπτώσεις, όμως, αυτό δεν αρκεί από μόνο του. Ακόμη και αν επιτευχθεί κάποιος ιδανικός διαμοιρασμός του πόρου, αν δεν βελτιστοποιηθεί ο τρόπος με τον οποίο χρησιμοποιούν οι επεξεργαστές τον κοινόχρηστο πόρο, δεν θα καταφέρει να εξυπηρετήσει ικανοποιητικά το αυξημένο φορτίο. Για να αντιμετωπιστούν τα προβλήματα που πηγάζουν από τον διαμοιρασμό των κοινόχρηστων πόρων, στην παρούσα εργασία προτείνονται τρεις εναλλακτικοί μηχανισμοί διαχείρισης. Η πρώτη μεθοδολογία εισάγει μία νέα θεωρητική μοντελοποίηση του διαμοιρασμού της κρυφής μνήμης, η οποία μπορεί να χρησιμοποιηθεί παράλληλα με την εκτέλεση των προγραμμάτων που διαμοιράζονται την κρυφή μνήμη. Η μεθοδολογία αξιοποιεί στην συνέχεια αυτήν την μοντελοποίηση, για να ελέγξει τον διαμοιρασμό της κρυφής μνήμης και να επιτύχει δικαιοσύνη στο πως κατανέμεται ο χώρος της κρυφής μνήμης μεταξύ των επεξεργαστών. Η δεύτερη μεθοδολογία παρουσιάζει μία νέα τεχνική για την πρόβλεψη της τοπικότητας των προσπελάσεων της κρυφής μνήμης. Καθώς η τοπικότητα είναι η βασική παράμετρος που καθορίζει την χρησιμότητα των δεδομένων της κρυφής μνήμης, χρησιμοποιώντας αυτήν την τεχνική πρόβλεψης μπορούν να οδηγηθούν μηχανισμοί διαχείρισης που βελτιώνουν την αξιοποίηση του χώρου της κρυφής μνήμης. Στα πλαίσια της μεθοδολογίας παρουσιάζουμε έναν τέτοιο μηχανισμό, ο οποίος στοχεύει στην ελαχιστοποίηση των αστοχιών της κρυφής μνήμης μέσω μίας νέας πολιτικής αντικατάστασης. Η τελευταία μεθοδολογία που παρουσιάζεται είναι μία μεθοδολογία για την μείωση της κατανάλωσης ενέργειας της ουράς εντολών, που είναι μία από τις πιο ενεργειακά απαιτητικές δομές του επεξεργαστή. Στα πλαίσια της μεθοδολογίας, δείχνεται ότι το κλειδί για την αποδοτική μείωση της κατανάλωσης ενέργειας της ουράς εντολών βρίσκεται στην αλληλεπίδραση της με το υποσύστημα μνήμης. Με βάση αυτό το συμπέρασμα, παρουσιάζουμε έναν νέο μηχανισμό δυναμικής διαχείρισης του μεγέθους της ουράς εντολών, ο οποίος συνδυάζει επιθετική μείωση της κατανάλωσης ενέργειας του επεξεργαστή με διατήρηση της υψηλής απόδοσής του. / This dissertation proposes methodologies for the management of shared resources in chip multi-processors (CMP). Until recently, the design of a computing system had to satisfy the computational and storage needs of a single program during each time period. Now instead, the designer has to balance the, perhaps conflicting, needs of multiple programs competing for the same resources. But, in many cases, even this is not enough. Even if we could invent a perfect way to manage sharing, without optimizing the way that each processor uses the shared resource, the resource could not deal efficiently with the increased load. In order to handle the negative effects of resource sharing, this dissertation proposes three management mechanisms. The first one introduces a novel theoretical model of the sharing of the shared cache, which can be used at run-time. Furthermore, out methodology uses the model to control sharing and to achieve a sense of justice in the way the cache is shared among the processors. Our second methodology presents a new technique for predicting the locality of cache accesses. Since locality determines, almost entirely, the usefulness of cache data, our technique can be used to drive any management mechanism which strives to improve the efficiency of the cache. As part of our methodology, we present such a mechanism, a new cache replacement policy which tries to minimize cache misses by near-optimal replacement decisions. The last methodology presented in this dissertation, targets the energy consumption of the processor. To that end, our methodology shows that the key to reducing the power consumption of the Issue Queue, without disproportional performance degradation, lies at the interaction of the Issue Queue with the memory subsystem: as long as the management of the Issue Queue doesn’t reduce the utilization of the memory subsystem, the effects of the management on the processor’s performance will be minimal. Based on this conclusion, we introduce a new mechanism for dynamically resizing the Issue Queue, which achieves aggressive downsizing and energy savings with almost no performance degradation.

Οι σημερινές εφαρμογές έχουν ολοένα και μεγαλύτερες ανάγκες επεξεργαστικής ισχύος προκειμένου να εκτελεστούν σε συντομότερο χρονικό διάστημα. Για να την ικανοποίηση αυτών των χρονικών περιορισμών απαιτείται η ανάπτυξη βελτιστοποιημένων τεχνικών σχεδιασμού. Το αντικείμενο της παρούσας διατριβής σχετίζεται με την ανάπτυξη αρχιτεκτονικών και τεχνικών μεταφραστών με σκοπό την γρηγορότερη τροφοδότηση του επεξεργαστή με δεδομένα από την ιεραρχία μνήμης. α) Μεθοδολογία επιτάχυνσης εκτέλεσης εφαρμογής πολλαπλασιασμού πινάκων Παρουσιάζεται μία μεθοδολογία που βασίζεται στην τοπικότητα των δεδομένων με σκοπό την επιτάχυνση εκτέλεσης του πολλαπλασιασμού πινάκων. Μετά από διερεύνηση, παράγεται ο βέλτιστος τρόπος χρονοπρογραμματισμού των προσπελάσεων στη μνήμη λαμβάνοντας υπόψη την τοπικότητα των δεδομένων και τα μεγέθη των επιπέδων ιεραρχίας μνήμης. Ο χρόνος διερεύνησης είναι σύντομος καθώς απορρίπτονται όλες οι μη-βέλτιστες λύσεις. Η προτεινόμενη μεθοδολογία συγκρίνεται με άλλες υπάρχουσες και παρατηρείται αύξηση της απόδοσης μέχρι 55%. β)Mεθοδολογία αποδοτικής υλοποίησης του Fast Fourier Transform (FFT) Παρουσιάζεται μια νέα μεθοδολογία, που επιτυγχάνει βελτιωμένη απόδοση στην υλοποίηση του FFT, έχοντας ως γνώμονα την ελαχιστοποίηση των προσπελάσεων που πραγματοποιούνται στα δεδομένα. Η προτεινόμενη μεθοδολογία έχει σημαντικά πλεονεκτήματα. Πρώτον, την πλήρη αξιοποίηση της παραγωγής και της κατανάλωσης των αποτελεσμάτων των πεταλούδων του FFT αλγορίθμου, της επαναχρησιμοποίησης δεδομένων και της συμμετρίας των twiddle συντελεστών του FFT αλγορίθμου. Δεύτερον, η βέλτιστη λύση χρονοπρογραμματισμού βρίσκεται λαμβάνοντας υπόψη τόσο τον αριθμό των καταχωρητών, όσο και το μέγεθος της κρυφής μνήμης κάθε επιπέδου, αναζητώντας μόνο τον αριθμό του επιπέδου του tiling του FFT. Τρίτον, ο χρόνος μετάφρασης και το μέγεθος του πηγαίου κώδικα είναι πολύ μικροί συγκρινόμενοι με την SOA βιβλιοθήκη υλοποίησης του FFT αλγορίθμου, την FFTW. Η προτεινόμενη μεθοδολογία επιτυγχάνει αύξηση της απόδοσης μέχρι και 63% σε σχέση με την βιβλιοθήκη FFTW. γ)Ανάπτυξη Αρχιτεκτονικών για Διαχείριση Μνήμης Παρουσιάζεται μια αποσυζευγμένη αρχιτεκτονική επεξεργαστών με μια ιεραρχία μνήμης που αποτελείται μόνο από μνήμες scratch-pad, και μια κύρια μνήμη. Η αρχιτεκτονική αυτή εκμεταλλεύεται τα οφέλη των scratch-pad μνημών και τον παραλληλισμό μεταξύ της επεξεργασίας δεδομένων και υπολογισμού διευθύνσεων. Η αρχιτεκτονική συγκρίνεται στην απόδοση με την αρχιτεκτονική MIPS με cache και με scratch-pad ιεραρχίες μνήμης και παρουσιάζεται η υψηλότερη απόδοσή της. Τα πειραματικά αποτελέσματα δείχνουν ότι η απόδοση αυξάνεται μέχρι 3,7 φορές. Στη συνέχεια γίνεται περαιτέρω έρευνα σε αρχιτεκτονικές με Scratch-pad μνήμες. Παρουσιάζεται μια αρχιτεκτονική που είναι σε θέση να παρέχει πληροφορίες για το ακριβές περιεχόμενο δεδομένων της scratch-pad, κατά τη διάρκεια της εκτέλεσης και μπορεί επίσης να εκτελέσει όλες τις απαραίτητες ενέργειες για την τοποθέτηση των νέων δεδομένων στη scratch-pad. Με αυτόν τον τρόπο, αξιοποιείται η επαναχρησιμοποίηση δεδομένων που εμφανίζεται τυχαία και δεν μπορεί να προσδιοριστεί από το μεταγλωττιστή. Συγκρίνεται με αρχιτεκτονική MIPS που περιέχει cache και με scratch-pad μνήμες και αναδεικνύεται η μεγαλύτερη απόδοσή της. Τα πειραματικά αποτελέσματα δείχνουν ότι η απόδοση αυξάνεται μέχρι 5 φορές έναντι των αρχιτεκτονικών με scratch-pad και 2.5 φορές έναντι των αρχιτεκτονικών με cache. / Modern applications have indence needs in processing power in order to be executed in short time. For satisfying the time limits, there have to be generated new techniques for optimizing the designs. The object of the present thesis is about developing new compiler techniques and hardware architectures which aim to transfer data faster, from the memory hierarchy to the CPU. a) Methdology for accelerating the execution of matrix multiplications A new methodology using the standard MMM algorithm is presented, achieving improved performance by focusing on data locality (both temporal and spatial). This methodology finds the scheduling which conforms with the optimum memory management. The scheduling used for the tile level is different from the element level’s one, having better data locality, suited to the sizes of memory hierarchy. Its exploration time is short, because it searches only for the number of the level of tiling used for finding the best tile size for each cache level. Compared with the best existing related work, which we implemented, better performance up to 55% β)Methodology for increasing performance on Fast Fourier Transform (FFT) A new methodology is presented based on minimizing the memory accesses for FFT. It exploits, the production and comsumption of the FFT batterfly results and the reuse of data. The optimum scheduling solution is found taking into account the number of registers and the cache memory size. The compile time and source code size are short comparing to SOA library. The methodology performance gains are up to 63% comparing to FFTW library. γ)Ανάπτυξη Αρχιτεκτονικών για Διαχείριση Μνήμης A decoupled processors architecture with a memory hierarchy is presented consisting only of scratch–pad memories, and a main memory. This architecture exploits both the benefits of scratch-pad memories and the parallelism between address computation and application data processing. The architecture is compared in performance with the MIPS architecture with cache and with scratch-pad memory hierarchies and with the existing decoupled architectures showing its higher normalized performance. Experimental results show that the performance is increased up to 3.7 times. Continuing, more research is done on Scratch-pad memories. We present an architecture that is able to provide information about the exact data contents of scratch-pad during execution and can also do all the necessary operations for placing the new data blocks in scratch-pad. Thereby, the temporal locality which occurs randomly and can not be identified by the compiler is exploited. It is compared with the MIPS architecture with cache and with scratch-pad memories showing its higher normalized performance. Experimental results show that the performance is increased up to 5 times compared to cache architectures and 2,5 times compared to existing scratch-pad architectures.

Αντικείμενο της παρούσας Διπλωματικής Εργασίας είναι η σχεδίαση ενός ενισχυτή χαμηλής τάσης τροφοδοσίας για την ανίχνευση καρδιακών σημάτων σε βηματοδότες. Οι επιταγές της σύγχρονης τεχνολογίας για τα ολοκληρωμένα κυκλώματα είναι η χαμηλή κατανάλωση ισχύος, η χρήση χαμηλής τάσης τροφοδοσίας, η μείωση του κόστους παραγωγής, οι όλο και μικρότερες διαστάσεις των transistors και ταυτόχρονα υψηλές επιδόσεις. Η χρήση όμως της χαμηλής τάσης τροφοδοσίας αποτελεί πρόκληση από σχεδιαστικής άποψης, για την ταυτόχρονη μείωση της κατανάλωσης ισχύος χωρίς να υποβαθμίζεται η ποιότητα του σήματος. Αυτό το πρόβλημα λύνουν μέθοδοι όπως η σχεδίαση στο πεδίο του λογαρίθμου. Τα συστήματα στο πεδίο του λογαρίθμου (Log-Domain systems) αποτελούν υποκατηγορία των συστημάτων συμπίεσης – αποσυμπίεσης (companding systems) και ανήκουν στα ELIN (Externally Linear Internaly Non-linear) συστήματα. Τα πλεονεκτήματα των συστημάτων στο πεδίο του λογαρίθμου είναι η μεγάλη δυναμική περιοχή (Dynamic Range), η δυνατότητα επεξεργασίας μεγάλων σημάτων (large signal), καθώς και η λειτουργία σε περιβάλλον χαμηλής τροφοδοσίας. Υλοποιώντας φίλτρα στο πεδίο του λογαρίθμου προσφέρονται ελκυστικά χαρακτηριστικά όπως η ηλεκτρονική ρύθμιση της συχνότητας αποκοπής ή κεντρικής συχνότητας (electronic tuning) και η σχεδίαση χωρίς παθητικές αντιστάσεις (resistorless realization). Η καρδιά είναι ένα περίπλοκο σύστημα το οποίο φροντίζει για την κυκλοφορία του αίματος στο σώμα. Το έναυσμα για την εκκίνηση κάθε καρδιακού κύκλου προέρχεται από ένα ηλεκτρικό σήμα το οποίο ξεκινάει από το φλεβοκόμβο και διαδίδεται στο υπόλοιπο μυοκάρδιο, για να ξεκινήσει ένας νέος καρδιακός κύκλος. Σε ορισμένες περιπτώσεις η καρδιά δεν λειτουργεί σωστά και το ρόλο του φλεβοκόμβου έρχεται να καλύψει το ηλεκτρονικό σύστημα του βηματοδότη, το οποίο ανιχνεύει το καρδιακό σήμα και όταν κριθεί απαραίτητο εφαρμόζει την κατάλληλη θεραπεία με ηλεκτρικές ώσεις. Για την βελτίωση της ποιότητας ζωής ασθενών με καρδιακά προβλήματα ένας βηματοδότης πρέπει να έχει όσο δυνατόν μικρότερο μέγεθος και μεγαλύτερη αυτονομία. Η πρόοδος της τεχνολογίας αποζητά τη σχεδίαση ενός συστήματος ενισχυτή για την ανίχνευση καρδιακών σημάτων πλέον ικανό να ανταπεξέλθει στη χαμηλή τάση τροφοδοσίας και να έχει μεγάλη αυτονομία λειτουργίας για την εισαγωγή του π.χ. σε ένα βηματοδότη. Το σύστημα που προτείνεται σε αυτή τη Διπλωματική Εργασία έχει ως σκοπό να εκπληρώσει τις ανάγκες αυτές χρησιμοποιώντας κυκλώματα τα οποία μπορούν να λειτουργήσουν σε χαμηλή τάση τροφοδοσίας και ταυτόχρονα να μειώνουν την κατανάλωση ισχύος. Η υλοποίηση των κυκλωμάτων μόνο με CMOS transistors στην περιοχή υποκατωφλίου, εκτός του γεγονότος ότι μειώνει το κόστος παραγωγής καθώς δεν χρησιμοποιούνται BJT transistors, προσφέρει λόγω της τεχνικής σχεδίασης στο πεδίο του λογαρίθμου και μεγάλη δυναμική περιοχή. Για την τεχνολογία 0.35μm της AMS επιτυγχάνεται λειτουργία σε περιβάλλον με 0.5V τάση τροφοδοσίας και κατανάλωση ισχύος της τάξης των 2.92nW. Ο ενισχυτής για την ανίχνευση καρδιακών σημάτων που προτείνεται, περιλαμβάνει ένα ζωνοπερατό φίλτρο σχεδιασμένο στο πεδίο του λογαρίθμου και τα κυκλώματα απόλυτης τιμής, μετατροπής της ενεργής τιμής σήματος σε σταθερό ρεύμα και συγκριτή ρεύματος. / This M.Sc Thesis deals with the design of a low voltage cardiac sense amplifier for pacemakers. The demands of modern technology for integrated circuits are low power consumption, ultra low power supply voltage, reduction of the production cost and high performance. Due to the fact that the use of low power supply voltage is a design challenge, the employment of the Log-Domain filter technique is an attractive solution for realizing high-performance analog processing systems. Log-Domain systems are a sub-category of compading (compressing/expanding) systems and belong to ELIN (Externally Linear Internaly Non-linear) systems. The advantages of Log-Domain systems are large dynamic range, handling of signals with relatively large amplitude, realization in a low-voltage environment, electronic tuning of their frequency characteristics and resistorless realizations. The heart is a complex system that takes care of blood circulation for the whole body. The trigger to commence the cardiac cycle is an electric signal which starts from the sinus node and expands to the rest of the myocardium in order for a new cardiac cycle to set off. In some cases, the heart does not function properly and the role of the sinus node is taken by a pacemaker, who senses the cardiac signal and when it is judged, it cures the problem with an electric pulse. In order to improve the patient’s quality of life a pacemaker has to be small in size and a prolonged battery life. Technological evolution and market demands have led to a demand for a design of a cardiac sense amplifier capable of coping with low power supply voltage and long battery life. The proposed system of this M.Sc thesis is meant to fulfill these needs by using circuits capable of functioning in a low power supply voltage environment as well as reducing power consumption. Implementing those circuits solely with CMOS transistors in the sub -threshold region, not only does it reduce the production cost since no BJT transistors are used but also it offers a large dynamic range due to the design of the circuits. For the AMS 0.35μ CMOS process of by the system functions for a power supply voltage of 0.5V while it dissipates 2.92nW. The proposed cardiac sense amplifier consists of a bandpass Log-Domain filter and circuits like an absolute value circuit, an rms-dc current converter circuit and a current comparator, which were carefully designed in order to follow the demands of modern technology and achieve the goal of low power dissipation.