Σχεδόν όλα τα σύγχρονα τηλεπικοινωνιακά συστήματα, τα οποία προορίζονται για μεταφορά ή αποθήκευση δεδομένων, έχουν υιοθετήσει κώδικες διόρθωσης λαθών για την αύξηση της αξιοπιστίας και τη μείωση της απαιτούμενης ισχύος εκπομπής. Μία αρκετά συχνά χρησιμοποιούμενη επιλογή είναι οι κώδικες Reed Solomon που έχουν την υψηλότερη δυνατή ελάχιστη απόσταση μεταξύ των κωδικών λέξεων για δεδομένη διορθωτική ικανότητα. Στην εργασία αυτή μελετήθηκαν οι ιδιότητες των κωδίκων αυτών, έγινε ανάλυση των διαφόρων αλγορίθμων αποκωδικοποίησης και ο σχεδιασμός σε FPGA των λειτουργιών κωδικοποίησης και αποκωδικοποίησης. Πιο συγκεκριμένα, έγινε εκτενής χρήση του συνθέσιμου μικρελεγκτή της Xilinx, του Picoblaze για τα δύο συστήματα που αφορούν τον κώδικα RS (255,239), υιοθετώντας μια παράλληλη αρχιτεκτονική για τον αποκωδικοποιητή, έχοντας ως στόχο μια οικονομική ως προς τους χρησιμοποιούμενους πόρους υλοποίηση. Η αρχιτεκτονική αυτή τροποποιήθηκε με σκοπό την επίτευξη υψηλότερης ταχύτητας λειτουργίας, αυξάνοντας το χρησιμοποιούμενο hardware. Ο σχεδιασμός υλοποιήθηκε σε ένα Virtex4 της Xilinx, χρησιμοποιώντας εργαλεία της Xilinx και διαπιστώθηκε η ορθή του λειτουργία χρησιμοποιώντας αντίστοιχα bit-accurate μοντέλα που αναπτύχθηκαν σε Matlab. / -

Σήμερα οι απαιτήσεις τόσο σε όγκο πληροφορίας προς μετάδοση όσο και της αξιόπιστης μετάδοσης και προστασίας της πληροφορίας είναι ιδιαίτερα υψηλές. Καθοριστικό ρόλο σε αυτό παίζει το αντικείμενο της Αναγνώρισης και Διόρθωσης Λαθών με τους κώδικες διόρθωσης λαθών που βρίσκονται σε κάθε πλευρά της καθημερινής και όχι μόνο ζωής οι οποίοι προστατεύουν από την αλλοίωση των δεδομένων και χρησιμοποιούνται για παράδειγμα σε συσκευές αποθήκευσης, κινητή τηλεφωνία, ασύρματα δίκτυα και επεκτείνονται μέχρι και στην δορυφορική επικοινωνία. Οι κώδικες LDPC είναι μια τέτοια κατηγορία κωδίκων με ποικίλες εφαρμογές και συγκαταλέγονται ανάμεσα στους καλύτερους του πεδίου της Αναγνώρισης και Διόρθωσης Λαθών. Όμως για να προστατευθεί το αναλλοίωτο της πληροφορίας είναι απαραίτητη η αξιόπιστη και επιτυχής αποκωδικοποίηση μετά τη λήψη των δεδομένων. Το πρόβλημα στην επαναληπτική αποκωδικοποίηση κωδίκων LDPC εμφανίζεται όταν έχουμε κύκλους στον πίνακα ελέγχου ισοτιμίας και στο γράφημα Tanner και εμφανίζονται κάποιες δομές που ονομάζονται trapping sets, οι οποίες οδηγούν σε διαφορετική από την αναμενόμενη συμπεριφορά της καμπύλης που δίνει το ρυθμό σφάλματος ανά bit. Σε αυτές τις περιπτώσεις η καμπύλη εμφανίζει από ένα σημείο και μετά διαφορετική κλίση από την αναμενόμενη και επηρεάζεται το κατώτατο σφάλμα το οποίο τώρα είναι υψηλότερο. Η μέθοδος που ακολουθήθηκε στη παρούσα εργασία ήταν για την μελέτη των χαρακτηριστικών κωδίκων μέσω της καταμέτρησης των trapping sets. / Today our requirements for reliable transmission of huge amounts of information are very high. The objective of Error Identification and Correction plays an important role in this effort with the use of error correction codes which are present in every aspect of everyday life and beyond for keeping information unchanged. Such examples of their use are storage devices, mobile communication, wireless networks and even satellite communication. LDPC codes are such a category of error correction codes, have many applications and constitute of some of the greatest codes of the field of Error Identification and Correction. But in order to achieve unchanged information after transmission, it is essential that decoding problems which appear must be resolved. The problem with iterative decoding of LDPC codes appears when cycles exist inside the parity check matrix and the Tanner graph and as a result some other structures appear, which are called trapping sets. These trapping sets are responsible for the deviation of the bearing of the graph of bit error rate and error floor. In these cases the graph has a suddenly change in gradient. So the error floor is much higher now. The method used here was the study of characteristics of some codes from counting the trapping sets.

Η διπλωματική εργασία επικεντρώνεται στην αποκωδικοποίηση με τη χρήση LDPC κωδικών. Στα πλαίσιά της, θα μελετηθεί και θα αξιολογηθεί η κωδικοποίηση και η αποκωδικοποίηση LDPC, με συνδυασμένα κριτήρια παρεχόμενης ποιότητας (κριτήρια BER σε διάφορες συνθήκες μετάδοσης) και πολυπλοκότητας υλοποίησης σε υλικό. Μέσω εξομοίωσης, θα εξεταστεί κατά πόσο επηρεάζεται η απόδοση των αποκωδικοποιητών από την αναπαράσταση πεπερασμένου μήκους λέξης, η οποία χρησιμοποιείται για την υλοποίηση της αρχιτεκτονικής τους σε υλικό. Αφού αποφασιστεί το μήκος λέξης, ώστε η απόδοση του αποκωδικοποιητή να προσσεγγίζει τη θεωρητική, θα ακολουθήσει η μελέτη και ο σχεδιασμός της αρχιτεκτονικής του αποκωδικοποιητή, ώστε να ικανοποιεί και άλλα πρακτικά κριτήρια, με έμφαση στην χαμηλή κατανάλωση ενέργειας. Η καινοτομία της διπλωματικής έγκειται στην παρουσίαση ενός νέου κριτηρίου για τον τερματισμό των επαναλήψεων σε αποκωδικοποιητές LDPC. Το προτεινόμενο κριτήριο είναι κατάλληλο για υλοποίηση σε υλικό, και όπως προκύπτει τελικά, μπορεί να αποφέρει σημαντική μείωση στην κατανάλωση ενέργειας των αποκωδικοποιητών. Το κριτήριο ελέγχει αν υπάρχουν «κύκλοι» στην ακολουθία των soft words κατά την αποκωδικοποίηση. Οι «κύκλοι» αυτοί προκύπτουν σε κάποιες περιπτώσεις χαμηλού λόγου σήματος προς θόρυβο, όπου ο αποκωδικοποιητής δε μπορεί να καταλήξει σε αποτέλεσμα, κάτι το οποίο οδηγεί σε ανόφελη κατανάλωση ενέργειας, αφού δε βελτιώνεται το bit error rate, ενώ ο αποκωδικοποιητής συνεχίζει να λειτουργεί. Η προτεινόμενη αρχιτεκτονική τερματίζει τη διαδικασία της αποκωδικοποίησης σε περίπτωση που υπάρχει «κύκλος», επιτρέποντας σημαντική μείωση της κατανάλωσης ενέργειας, η οποία συνοδεύεται από πολύ μικρή μείωση στην απόδοση του αποκωδικοποιητή. Το προτεινόμενο κριτήριο μπορεί να εφαρμοστεί σε οποιαδήποτε υπάρχουσα αρχιτεκτονική για LDPC αποκωδικοποιητές. Συγκεκριμένα, στη διπλωματική αυτή, μελετώνται τα αποτελέσματα της εφαρμογής του κριτηρίου στις Hardware-Sharing και Parallel αρχιτεκτονικές. / This thesis introduces a novel criterion for the termination of iterations in iterative LDPC Code decoders. The proposed criterion is amenable for VLSI implementation, and it is here shown that it can enhance previously reported LDPC Code decoder architectures substantially, by reducing the corresponding power dissipation. The concept of the proposed criterion is the detection of cycles in the sequences of soft words. The soft-word cycles occur in some cases of low signal-to-noise ratios and indicate that the decoder is unable to decide on a codeword, which in turn results in unnecessary power consumption due to iterations that do not improve the bit error rate. The proposed architecture terminates the decoding process when a soft-word occurs, allowing for substantial power savings at a minimal performance penalty. The proposed criterion is applied to Hardware-Sharing and Parallel Decoder architectures.

Η παρούσα διπλωματική εργασία πραγματεύεται το σχεδιασμό και την υλοποίηση της διάταξης φόρτισης συσσωρευτών ενός μικρού ηλεκτροκίνητου οχήματος. Αυτή η διάταξη έχει ονομαστική ισχύ 1kW και αποτελεί το μέσο που συνδέει τους συσσωρευτές με το δίκτυο παροχής ενέργειας. Η εκπόνηση της εργασίας πραγματοποιήθηκε στο Εργαστήριο Ηλεκτρομηχανικής Μετατροπής Ενέργειας του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών της Πολυτεχνικής Σχολής του Πανεπιστημίου Πατρών. Σκοπός είναι η υλοποίηση ενός φορτιστή ο οποίος πρέπει να έχει υψηλό βαθμό απόδοσης και ταυτόχρονα να προσφέρει ασφάλεια στο χρήστη. Ωστόσο, βασική επιδίωξη είναι να μην επιβαρύνει το δίκτυο με την έγχυση ανώτερων αρμονικών. Έτσι, στη σχεδίαση συμπεριλαμβάνεται η εφαρμογή τεχνικής Διόρθωσης του Συντελεστή Ισχύος (Power Factor Correction). Χρησιμοποιείται ηλεκτρονικός μετατροπέας ισχύος τύπου Flyback (υποβιβασμού-ανύψωσης) με ενεργό κύκλωμα καταστολής υπερτάσεων (Snubber) και μετασχηματιστή απομόνωσης. Αρχικά, παρουσιάζονται τα οφέλη της ηλεκτροκίνησης. Κατόπιν, πραγματοποιείται η θεωρητική ανάλυση και μελέτη της βαθμίδας φόρτισης, για κατανόηση και επιβεβαίωση της ορθής λειτουργίας της διάταξης. Στη συνέχεια, παρουσιάζεται αναλυτικά η διαδικασία σχεδιασμού του φορτιστή. Έτσι, καθορίζονται οι προδιαγραφές και τα χαρακτηριστικά του, ο οποίος πρόκειται να χρησιμοποιηθεί για τους συσσωρευτές του ηλεκτρικού οχήματος «Buggy» του Εργαστηρίου. Το επόμενο βήμα αποτελεί η προσομοίωση της υπό μελέτη διάταξης στο λογισμικό προσομοίωσης κυκλωμάτων Simulink του Matlab. Με τον τρόπο αυτό επιτυγχάνεται επιβεβαίωση της θεωρητικής ανάλυσης που προηγήθηκε. Τέλος, παρουσιάζεται το πρακτικό σκέλος της εργασίας, που εκπονήθηκε στα πλαίσια του προγράμματος «Πρακτικής Άσκησης Φοιτητών του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών», στις βιομηχανικές εγκαταστάσεις της εταιρίας APTRONIC HELLAS, η οποία εξειδικεύεται στην παροχή προσαρμοσμένων λύσεων στα ηλεκτρονικά ισχύος. Πέρα από την εξοικείωση με το εργασιακό περιβάλλον, πραγματοποιήθηκε το σχηματικό και το τυπωμένο κύκλωμα του φορτιστή στο λογισμικό Zuken Cadstar. / The present diploma thesis deals with the design and implementation of a charger which is used for the batteries of a small electric vehicle. This device has nominal power of 1kW and is the medium that connects the batteries to the power grid. This work was developed in the Laboratory of Electromechanical Energy Conversion at the Department of Electrical Engineering and Computer Science of the Polytechnic School in the University of Patras. The objective is to implement a charger which has high efficiency and simultaneously provides safety to the user. However, it is crucial not to overload the network by injecting higher harmonics. Thus, the design included the application of a Power Factor Correction Technique. The Power Electronic Converter which is used is a Flyback Topology (Buck-Boost Converter). Moreover, it disposes of an active surge suppression circuit (Snubber) and isolation transformer. Initially, the benefits of electrification are analysed. Then, the theoretical analysis of this device is provided so that its proper function is guaranteed. In addition, the design process of the charger is presented in detail. Consequently, all the specifications and features for the charger, which will be used for the batteries of the electric vehicle «Buggy» of the Laboratory, are determined. The next step in this thesis is the simulation of the device with Simulink of Matlab. In this way, the theoretical analysis is confirmed. Finally, the practical part of the work is presented. It was carried out during an Internship in APTRONIC HELLAS (a Phoenix Contact Company). Many projects are conducted at the industrial facilities of this company, which specializes in providing solutions in Power Electronics. Besides work experience, a schematic and a printed circuit for the charger was designed in Zuken Cadstar.

Η εργασία που ακολουθεί εκπονήθηκε στα πλαίσια του μεταπτυχιακού προγράμματος σπουδών “Διοίκηση Επιχειρήσεων Τροφίμων ”, του τμήματος Διοίκησης Αγροτικών Προϊόντων και Τροφίμων του Πανεπιστημίου Πατρών, κατά την ακαδημαϊκή περίοδο σπουδών 2011-2013. Ο μηχανισμός μετακύλισης των τιμών μεταξύ παραγωγών και καταναλωτών έχει αποτελέσει αντικείμενο εκτεταμένης έρευνας κυρίως στον τομέα των τροφίμων. Η παρούσα εργασία αναλύει τα βασικά προϊόντα του νομού Αιτωλοακαρνανίας κυρίως του πρωτογενή τομέα ενώ ειδικότερα εξετάζει την ύπαρξη ασυμμετρίας στον μηχανισμό μεταβίβασης τιμών μεταξύ των παραγωγών και των καταναλωτών στον τομέα του κρέατος στην Ελλάδα. Πιο συγκεκριμένα, η έρευνα επικεντρώνεται στα τέσσερα είδη κρέατος όπως μοσχαριού, αρνιού, χοιρινού και κοτόπουλου. Οι τιμές των τεσσάρων ειδών κρέατος έχουν χορηγηθεί από την Ελληνική Στατιστική Αρχή. Όλες οι μεταβλητές μετασχηματίζονται σε λογαρίθμους και οι τιμές αποπληθωρίζονται με βάση τον δείκτη τιμών καταναλωτή (2009=100). Για την μελέτη της ασυμμετρίας γίνεται χρήση των τεχνικών συνολοκλήρωσης (Threshold Cointegration Analysis) καθώς εκτιμάται και ένα δυναμικό υπόδειγμα διόρθωσης λαθών (Error Correction Model, ECM). Διερευνάται η ύπαρξη μακροχρόνιας σχέσης μεταξύ παραγωγών και καταναλωτών στην υπό εξέταση αγορά, ενώ η κατεύθυνση της αιτιότητας κατά Granger έδειξε πως η τιμή του καταναλωτή επηρεάζει την τιμή του παραγωγού. / The following assignment carried out through of the postgraduate program "Food Business Management" at the department of Management Food and Agricultural products of University of Patras, the academic study period 2011-2013. The price transmission mechanism between producers and consumers has been the subject of extensive research mainly in the food sector. This paper analyzes the commodities the county of Aitoloakarnania mainly in the primary sector while particularly considers the existence of asymmetry in the transmission mechanism of prices between producers and consumers in the meat sector in Greece. More specifically, the research focused on four types of meat such as beef, lamb, pork and chicken. The values of the four types of meat have been granted by the Greek Statistical Authority. All variables transformed into logarithms and prices are deflated by the consumer price index (2009 = 100). For studying the asymmetry are used techniques of cointegration (Threshold Cointegration Analysis) and estimated as a dynamic error correction model (Error Correction Model, ECM). Investigated the existence of long-term relationships between producers and consumers in the relevant market, while the direction of Granger causality test showed that the price of the consumer affects the value of the producer.

Σχεδόν όλα τα σύγχρονα τηλεπικοινωνιακά συστήματα, τα οποία προορίζονται για αποστολή δεδομένων σε υψηλούς ρυθμούς, έχουν υιοθετήσει κώδικες διόρθωσης λαθών για την αύξηση της αξιοπιστίας και τη μείωση της απαιτούμενης ισχύος εκπομπής τους. Μια κατηγορία κωδίκων, και μάλιστα με εξαιρετικές επιδόσεις, είναι η οικογένεια των LPDC κωδίκων (Low-Density-Parity-Check codes). Οι κώδικες αυτοί είναι γραμμικοί block κώδικες με απόδοση πολύ κοντά στο όριο του Shannon. Επιπλέον, ο εύκολος παραλληλισμός της διαδικασίας αποκωδικοποίησής τους, τους καθιστά κατάλληλους για υλοποίηση σε υλικό. Στην παρούσα διπλωματική μελετούμε τα ιδιαίτερα χαρακτηριστικά και τις παραμέτρους των κωδίκων αυτών, ώστε να κατανοήσουμε την εκπληκτική διορθωτική ικανότητά τους. Στη συνέχεια, επιλέγουμε μια ειδική κατηγορία κωδίκων LDPC, της οποίας οι πίνακες ελέγχου ισοτιμίας έχουν δημιουργηθεί ώστε να διευκολύνουν την υλοποίησή τους, και προχωρούμε στο σχεδιασμό αυτής σε υλικό. Πιο συγκεκριμένα, υλοποιούμε σε VHDL έναν αποκωδικοποιητή σύμφωνα με τον rate ½ και block_lenght 576 bits πίνακα του προτύπου WiMax 802.16e, με στόχο κυρίως την επίτευξη πολύ υψηλού throughput. Στο χρονοπρογραμματισμό της μετάδοσης των μηνυμάτων μεταξύ των κόμβων του κυκλώματος χρησιμοποιούμε το two-phase scheduling και προτείνουμε δύο τροποποιήσεις αυτού για την επιτάχυνση της διαδικασίας αποκωδικοποίησης, οι οποίες καταλήγουν σε 24 και 50% βελτίωση του απαιτούμενου χρόνου μιας επανάληψης με μηδενική και σχετικά μικρή αύξηση της επιφάνειας ολοκλήρωσης αντίστοιχα. Ο όλος σχεδιασμός είναι πλήρως συνθέσιμος και η σωστή λειτουργία αυτού έχει επιβεβαιωθεί σε επίπεδο λογικής εξομοίωσης. Κατά τη διάρκεια σχεδιασμού, χρησιμοποιήθηκαν εργαλεία της Xilinx και MentorGraphics. / Αlmost all the modern telecommunication systems, which are designed for high data rate transmissions, have adopted error correction codes for improving the reliability and the required power of transmission. One special group of these codes, with extremely good performance, is the LDPC codes (Low-Density-Parity-Check codes). These codes are linear block codes with performance near to the theoretical Shannon limit. Furthermore, the inherent parallelism of the decoding procedure makes them suitable for implementation on hardware. In this thesis, we study the special characteristics of these codes in order to understand their astonishing correcting capability. Then, we choose a special category of these codes, whose parity check matrix are special designed to facilitate their implementation on hardware, and we design a high-throughput decoder. More specifically, we implement in VHDL an LDPC decoder according to the rate ½ and block_length 576 bits code of WiMax IEEE802.16e standard, with main purpose to achieve very high throughput. We use the two-phase scheduling at the message passing and we propose 2 modifications for reducing the required decoding time, which result in 25 and 50% improving of the required decoding time of one iteration with zero and little increasing in the decoder’s area respectively. Our design has been successfully simulated and synthesized. During the design process, we used Xiinx and MentorGraphics’s tools.

Οι κώδικες LDPC ανήκουν στην κατηγορία των block κωδικών. Πρόκειται για κώδικες ελέγχου σφαλμάτων μετάδοσης και πιο συγκεκριμένα για κώδικες διόρθωσης σφαλμάτων. Αν και η εφεύρεσή τους (από τον Gallager) τοποθετείται χρονικά στις αρχές της δεκαετίας του 60, μόλις τα τελευταία χρόνια κατάφεραν να κεντρίσουν το έντονο ενδιαφέρον της επιστημονικής-ερευνητικής κοινότητας για τις αξιόλογες επιδόσεις τους. Πρόκειται για κώδικες ελέγχου ισοτιμίας με κυριότερο χαρακτηριστικό τον χαμηλής πυκνότητας πίνακα ελέγχου ισοτιμίας (Low Density Parity Check) από τον οποίο και πήραν το όνομά τους. Δεδομένου ότι η κωδικοποίηση των συγκεκριμένων κωδικών είναι σχετικά απλή, η αποκωδικοποίηση τους είναι εκείνη η οποία καθορίζει σε μεγάλο βαθμό τα χαρακτηριστικά του κώδικα που μας ενδιαφέρουν, όπως είναι η ικανότητα διόρθωσης σφαλμάτων μετάδοσης (επίδοση) και η καταναλισκόμενη ισχύς. Για το λόγο αυτό έχουν αναπτυχθεί διάφοροι αλγόριθμοι αποκωδικοποίησης, οι οποίοι είναι επαναληπτικοί. Παρόλο που οι ανεπτυγμένοι αλγόριθμοι και οι διάφορες εκδοχές τους δεν είναι λίγοι, δεν έχει ακόμα καταστεί εφικτό να αναλυθεί θεωρητικά η επίδοσή τους. Στην παρούσα εργασία παρατίθενται οι κυριότεροι αλγόριθμοι αποκωδικοποίησης κωδικών LDPC, που έχουν αναπτυχθεί μέχρι σήμερα. Οι αλγόριθμοι αυτοί υλοποιούνται και συγκρίνονται βάσει των αποτελεσμάτων εξομοιώσεων. Ο πιο αποδοτικός από αυτούς είναι ο αποκαλούμενος αλγόριθμος log Sum-Product και στηρίζει σε μεγάλο βαθμό την επίδοσή του σε μία αρκετά πολύπλοκή συνάρτηση, την Φ(x). Η υλοποίηση της τελευταίας σε υλικό επιβάλλει την πεπερασμένη ακρίβεια αναπαράστασής της, δηλαδή τον κβαντισμό της. Το σφάλμα κβαντισμού που εισάγεται από την διαδικασία αυτή θέτει ένα όριο στην επίδοση του αλγορίθμου. Η μελέτη που έγινε στα πλαίσια της εργασίας οδήγησε στον προσδιορισμό δύο μηχανισμών εισαγωγής σφάλματος κβαντισμού στον αλγόριθμο log Sum-Product και στη θεωρητική έκφραση της πιθανότητας εμφάνισης κάθε μηχανισμού κατά την πρώτη επανάληψη του αλγορίθμου. Μελετήθηκε επίσης ο τρόπος με τον οποίο το εισαγόμενο σφάλμα κβαντισμού επιδρά στην απόφαση του αλγορίθμου στο τέλος της κάθε επανάληψης και αναπτύχθηκε ένα θεωρητικό μοντέλο αυτού του μηχανισμού. Το θεωρητικό μοντέλο δίνει την πιθανότητα αλλαγής απόφασης του αλγορίθμου λόγω του σφάλματος κβαντισμού της συνάρτησης Φ(x), χωρίς όμως να είναι ακόμα πλήρες αφού βασίζεται και σε πειραματικά δεδομένα. Η ολοκλήρωση του μοντέλου, ώστε να είναι πλήρως θεωρητικό, θα μπορούσε να αποτελέσει αντικείμενο μελλοντικής έρευνας, καθώς θα επιτρέψει τον προσδιορισμό του περιορισμού της επίδοσης του αλγορίθμου για συγκεκριμένο σχήμα κβαντισμού της συνάρτησης, αποφεύγοντας χρονοβόρες εξομοιώσεις. / Low-Density Parity-Check (LDPC) codes belong to the category of Linear Block Codes. They are error detection and correction codes. Although LDPC codes have been proposed by R. Gallager since 1962, they were scarcely considered in the 35 years that followed. Only in the end-90's they were rediscovered due to their decoding performance that approaches Shannon limit. As their name indicates they are parity check codes whose parity check matrix is sparse. Since the encoding process is simple, the decoding procedure determines the performance and the consumed power of the decoder. For this reason several iterative decoding algorithms have been developed. However theoretical determination of their performance has not yet been feasible. This work presents the most important iterative decoding algorithms for LDPC codes, that have been developed to date. These algorithms are implemented in matlab and their performance is studied through simulation. The most powerful among them, namely Log Sum-Product, uses a very nonlinear function called Φ(x). Hardware implementation of this function enforces finite accuracy, due to finite word length representation. The roundoff error that this procedure imposes, impacts the decoding performance by means of two mechanisms. Both mechanisms are analyzed and a theoretical expression for each mechanism activation probability, at the end of the first iteration of the algorithm, is developed. The impact of the roundoff error on the decisions taken by the log Sum-Product decoding algorithm at the end of each iteration is also studied. The mechanism by means of which roundoff alters the decisions of a finite word length implementation of the algorithm compared to the infinite precision case, is analyzed and a corresponding theoretical model is developed. The proposed model computes the probability of changing decisions due to finite word length representation of Φ(x), but it is not yet complete, since the determination of the corresponding parameters is achieved through experimental results. Further research focuses on the completion of the theoretical model, since it can lead to a tool that computes the expected degradation of the decoding performance for a particular implementation of the decoder, without the need of time-consuming simulations.

Αντικείμενο της διπλωματικής εργασίας αποτελεί η μελέτη και ανάλυση των μεθόδων διόρθωσης λαθών με χρήση κώδικα BCH που μπορούν να εφαρμοστούν σε συστήματα αποθήκευσης πληροφορίας τεχνολογίας PCM (Phase-Change Memory). Η τεχνολογία PCM αποτελεί μία νέα τεχνολογία που υπόσχεται υψηλές χωρητικότητες, χαμηλή κατανάλωση ισχύος και μπορεί να εφαρμοστεί είτε σε συσκευές αποθήκευσης σταθερής κατάστασης (Solid State Drives) είτε σε μνήμες τυχαίας προσπέλασης (Random-Access Memories), παρέχοντας μία εναλλακτική πρόταση έναντι μνημών τεχνολογίας flash και DRAM. Ένα από τα μειονεκτήματα της τεχνολογίας PCM είναι η ανθεκτικότητα εγγραφής (write endurance), η οποία μπορεί να βελτιωθεί με τη χρήση μεθόδων διόρθωσης λαθών που θα παρατείνουν τον χρόνο ζωής της συσκευής όταν, λόγω της φυσικής φθοράς του μέσου, αρχίσουν να υπάρχουν σφάλματα στα αποθηκευμένα δεδομένα. Για την εφαρμογή της διόρθωσης λαθών μπορούν να χρησιμοποιηθούν κώδικες BCH, οι οποίοι αποτελούν μια κλάση ισχυρών κυκλικών κωδίκων διόρθωσης τυχαίων λαθών, και κατασκευάζονται με χρήση της άλγεβρας πεπερασμένων πεδίων. Οι κώδικες BCH είναι ιδανικοί για διόρθωση λαθών σε συσκευές αποθήκευσης πληροφορίας όπου η κατανομή των λαθών είναι τυχαία. Αρκετοί αλγόριθμοι έχουν προταθεί για τις λειτουργίες αποδοτικής κωδικοποίησης και αποκωδικοποίησης κωδίκων BCH. Στην παρούσα εργασία μελετήθηκαν λύσεις που μπορούν να υλοποιηθούν με παράλληλες αρχιτεκτονικές, ενώ ειδικότερα για την λειτουργία αποκωδικοποίησης έγινε χρήση ενός παράλληλου αλγορίθμου που δεν χρειάζεται αντιστροφείς πεπερασμένου πεδίου για την επίλυση των εξισώσεων των συνδρόμων, επιτυγχάνοντας υψηλές συχνότητες λειτουργίας. Για την κατανόηση των λειτουργιών κωδικοποίησης και αποκωδικοποίησης απαιτείται η προσεκτική μελέτη της άλγεβρας πεπερασμένων πεδίων και της αριθμητικής της. Οι κώδικες BCH προσφέρουν πλεονεκτήματα όπως χαμηλή πολυπλοκότητα και ύπαρξη αποδοτικών μονάδων υλοποίησης σε υλικό. Στην παρούσα εργασία σχεδιάστηκαν ένας παράλληλος κωδικοποιητής και ένας παράλληλος αποκωδικοποιητής για τον κώδικα BCH(728,688). Τα δύο συστήματα υλοποιήθηκαν ως περιφερειακά σε ενσωματωμένο σύστημα βασισμένο σε επεξεργαστή MicroBlaze, με έμφαση σε μια καλή σχέση μεταξύ της συχνότητας λειτουργίας και των απαιτήσεων σε επιφάνεια υλικού και κατανάλωση ισχύος. Για την υλοποίηση χρησιμοποιήθηκε συσκευή FPGA σειράς Virtex-6. / The objective of this thesis is the study and analysis of BCH error-correction methods that can be applied on PCM (Phase-Change Memory) storage devices. PCM is a new technology that promises high capacities, low power consumption and can be applied either on Solid State Drives or on Random Access Memories, providing an alternative to flash and DRAM memories. However, PCM suffers from limited write endurance, which can be increased using error-correction schemes that will extend the lifetime of the device when, due to medium wear-out, errors start to appear in the written data. Thus, BCH codes (powerful cyclic random multiple error-correcting codes) can be employed. BCH codes are ideal for ECC (Error-Correction Coding) in storage devices, due to their fault model which is random noise. Several algorithms have been proposed for the efficient coding and decoding BCH codes. In the present thesis parallel implementations where studied. For the decoding process in particular, a parallel algorithm was used that does not require finite field inverter units to solve the syndrome equations, achieving high operation frequencies. For the understanding of BCH coding and decoding processes, basic knowledge of the finite field algebra and arithmetic is required. BCH codes offer advantages such as low complexity and efficient hardware implementations. In the present thesis a parallel BCH(728,688) encoder and a parallel BCH(728,688) decoder were designed. The above systems were implemented as peripherals on an MicroBlaze-based embedded system, with emphasis on an optimal tradeoff between area and power consumption. A Virtex-6 FPGA device was used for the final stages of the implementation.

Η παρούσα διπλωματική εργασία ερευνά την σχέση μεταξύ των συναλλαγών των μετοχικών αμοιβαίων κεφαλαίων και των χρηματιστηριακών αποδόσεων για την περίπτωση του Ελληνικού Χρηματιστηρίου για την χρονική περίοδο 1994-2002. Με την χρησιμοποίηση ποικίλων οικονομετρικών μεθόδων γίνεται έλεγχος για την ύπαρξη σχέσης συνολοκλήρωσης καθώς και κάποιας βραχυχρόνιας σχέσης μεταξύ αυτών των δύο παραγόντων, ενώ γίνεται προσπάθεια εντοπισμού κάποιας σχέσης αιτιότητας μεταξύ αυτών με βάση τον έλεγχο αιτιότητας του Granger. / This diplomatic thesis investigates the relationship between the trading of mutual funds and stock returns in the case of the Greek Stock Exchange Market, for the period 1994 - 2002. A variety of econometric methods was used to check the existence of a cointegration relationship and a kind of a short-run relationship between these two factors. Finally an attempt was made to identify causal relationships between them using the Granger causality test.