Σε αυτήν την εργασία περιγράφεται αναλυτικά ένα κύκλωμα ανάγνωσης για ηλεκτροχημικό βιοαισθητήρα, καθώς και η κατάλληλη τροποποίησή του ώστε να μπορεί να χρησιμοποιηθεί σε σύστημα χωρητικού βιοαισθητήρα. Βασικός στόχος και στις δύο περιπτώσεις είναι η συμβατότητα των κυκλωμάτων με πλήρως ολοκληρωμένα βιοχημικά μικροσυστήματα, με έμφαση στη μικρή επιφάνεια ολοκλήρωσης και τη χαμηλή κατανάλωση. Κεντρικό στοιχείο των δύο υλοποιήσεων αποτελεί ο χωρητικός ενισχυτής διαντίστασης ο οποίος αναλαμβάνει το ρόλο της μετατροπής της χρήσιμης πληροφορίας, που είναι ένα ρεύμα, σε μία τάση. Αυτή η τάση στη συνέχεια μπορεί να δοθεί για ψηφιακή επεξεργασία, αφού περάσει από έναν ADC . Τα δύο κυκλώματα σχεδιάσθηκαν σε τεχνολογία CMOS της TSMC των 90nm και εμφάνισαν στις εξομοιώσεις ικανοποιητικά χαμηλό θόρυβο. Το κύκλωμα του ηλεκτροχημικού βιοαισθητήρα παρουσίασε καλή γραμμικότητα για ρεύματα από 10nA έως 10uA, ενώ το αντίστοιχο του χωρητικού βιοαισθητήρα είναι δυνατό να μετρήσει χωρητικότητες με μέγιστη απόκλιση 3%. / This paper presents a readout circuit for electrochemical biosensors and the appropriate modification of the circuit to make it compatible with capacitive biosensors. The main goal is to ensure compatibility of the circuits with fully integrated biochemical microsystems and therefore emphasis is placed on achieving small area and low consumption. The fundamental part of the circuits is a Capacitive Transimpedance Amplifier that is responsible for converting the current signal to a voltage. That voltage can then be passed forward to digital processing with the use of an ADC. Both circuits were designed using 90nm TSMC CMOS technology and showed low noise in simulations. The electrochemical biosensor readout circuit achieves good linearity in a range of 10nA to 10uA, while the capacitive biosensor readout circuit is capable of measuring capacitances with a 3% error.

Αντικείμενο της διατριβής είναι η επίδειξη μεθόδων, που βρίσκουν εφαρμογή, τόσο ειδικότερα στην σχεδίαση πολύπλοκων ψηφιακών μικροηλεκτρονικών κυκλωμάτων μεγάλης ταχύτητας, για τηλεπικοινωνιακά δίκτυα οπτικών ινών, όσο και γενικότερα για την επίλυση θεμάτων χρονισμού, που προκύπτουν κατά την υλοποίηση πολύπλοκων ολοκληρωμένων συστημάτων πάνω σε chip. Όσον αφορά, τον χώρο των τηλεπικοινωνιακών κυκλωμάτων, παρουσιάζονται μέθοδοι, τόσο για την συνολική οργάνωση του ολοκληρωμένου κυκλώματος, όσο και για την κυκλωματική υλοποίηση λειτουργικών μονάδων κοινών σε τηλεπικοινωνιακά κυκλώματα, με απαιτήσεις υψηλής ταχύτητας, χαμηλής κατανάλωσης, και ταυτόχρονης συνύπαρξης πολλαπλών ρολογιών. Η επίδειξη των προτεινόμενων μεθόδων καθώς και η επαλήθευση της ορθότητά τους, πραγματοποιείται, μέσα από την υλοποίηση σε πυρίτιο, ενός πολύπλοκου τηλεπικοινωνιακού ολοκληρωμένου κυκλώματος, με υψηλές απαιτήσεις ταχύτητας λειτουργίας. Όσον αφορά, τον γενικότερο χώρο της σχεδίασης πολύπλοκων ολοκληρωμένων System-on-Chip (SoC), παρουσιάζονται μέθοδοι για την επίλυση προβλημάτων χρονισμού, στα σύγχρονα ψηφιακά ολοκληρωμένα κυκλώματα, που σχετίζονται με την διάδοση και τον πολλαπλασιασμό της συχνότητας του ρολογιού, στο εσωτερικό των κυκλωμάτων αυτών. Πιο συγκεκριμένα, παρουσιάζονται μέθοδοι που μπορούν να εφαρμοστούν, τόσο για την εξάλειψη της παρέκκλισης, μεταξύ των κόμβων των εσωτερικών ρολογιών, όσο και για την εξάλειψη της παρέκκλισης μεταξύ εξωτερικού και εσωτερικού ρολογιού, στα ολοκληρωμένα κυκλώματα. Όσον αφορά το δεύτερο, η συχνότητα του εσωτερικού ρολογιού δεν ταυτίζεται απαραίτητα με αυτήν του εξωτερικού, αλλά επιτρέπεται να έχει πολλαπλάσια τιμή από αυτήν. Για την ευθυγράμμιση του εσωτερικού με το εξωτερικό ρολόι, προτείνεται η συστηματική μέθοδος LCD-SMD, η οποία είναι κατάλληλη για χρήση σε ολοκληρωμένα όπου επικρατούν συνθήκες μακρύ οδηγού ρολογιού, παράγει εσωτερικό ρολόι πολλαπλάσιο του εξωτερικού με σταθερό 50% duty-cycle, έχει μικρό χρόνο κλειδώματος, και χρησιμοποιεί εξ’ ολοκλήρου ψηφιακές λογικές πύλες. Η επικύρωση της ορθότητας των προτεινόμενων μεθόδων για θέματα χρονισμού, γίνεται κατά ένα μέρος με υλοποίηση σε πυρίτιο, και κατά ένα άλλο μέρος με εξομοιώσεις. / This Thesis aims to demonstrate design methods that can be applied as much in the design of high complexity, high speed, digital integrated circuits for optical fiber networks, as more generally to resolve timing issues, arising during the implementation of integrated circuits (IC’s). Specifically, in this Thesis we present methods for the holistic organization of a digital integrated circuit (driven by the needs imposed by nowadays telecommunications area), as well as methods regarding circuit implementation of various common functional units in telecommunications circuits that require high speed, low power and multiple clocks. The proposed methods are demonstrated and validated through the silicon implementation of a complex telecom integrated circuit (SDH framer). The design of the here-above mentioned chips lie into the more general area of the complex integrated Systems-on-Chips (SoCs). The methods developed in the Thesis, concern the distribution and frequency multiplication of the clock signal, inside the chip. In particular, we address between others, methods to remove the skew between the internal clock nodes, as well as methods to remove the skew between the internal and external clock. The internal clock frequency is allowed to be a multiple of the external clock frequency. For the alignment of the internal with the external clock, the systematic open-loop method LCD-SMD has been proposed, which is applicable to IC’s with long clock driver conditions. Through this method, we accomplish the generation of an internal clock with multiple frequencies than the external, while preserving a constant 50% duty-cycle. The method results into a fast lock time, and employs only standard digital logic gates. The proposed methods are validated both by silicon implementation and by simulations.

Στην παρούσα ερευνητική εργασία που είναι επανάληψη της έρευνας των Steinbrink και Klatte (2008) γίνεται προσπάθεια να διερευνηθεί η σχέση ανάμεσα στην ικανότητα άμεσης σειριακής συγκράτησης φωνολογικών πληροφοριών και την αναγνωστική και ορθογραφική ικανότητα παιδιών, που έχουν ως μητρική γλώσσα την ελληνική. Πολλές έρευνες έχουν δείξει ότι παιδιά με αναγνωστικές και ορθογραφικές δυσκολίες δεν χρησιμοποιούν με τον πιο αποτελεσματικό τρόπο τις φωνολογικές στρατηγικές σε έργα σειριακής ανάκλησης. Σε μια ομάδα 15 μαθητών της Γ’ Δημοτικού χωρίς αναγνωστικές και ορθογραφικές δυσκολίες και σε μια αντίστοιχη ομάδα 15 μαθητών με αναγνωστικές και ορθογραφικές δυσκολίες, παρουσιάστηκαν λίστες με τέσσερα ερεθίσματα η κάθε μία, τα οποία αντιστοιχούσαν σε ουσιαστικά υψηλής συχνότητας, με σκοπό την άμεση σειριακή ανάκλησή τους. Το μέγεθος της λέξης και η φωνολογική ομοιότητα καθώς και ο τρόπος παρουσίασης (οπτικός και ακουστικός) και ο τύπος ανάκλησης (οπτικός και προφορικός) ποίκιλαν, σε ένα μεικτό σχεδιασμό με χειρισμό των ανεξάρτητων μεταβλητών εντός υποκειμένων. Σε όλες τις πειραματικές συνθήκες, οι καλοί αναγνώστες απέδωσαν καλύτερα από τους φτωχούς αναγνώστες. Η φωνολογική ομοιότητα δεν επηρέασε τις επιδόσεις και στις δυο ομάδες των παιδιών. Αντίθετα, η επίδραση του μεγέθους των λέξεων διέφερε μεταξύ των ομάδων, πράγμα που ίσως δείχνει ελλιπή φωνολογική κωδικοποίηση και εσωτερική επανάληψη στα παιδιά με αναγνωστικές και ορθογραφικές δυσκολίες. Αναφορικά με τη σειρά παρουσίασης του ερεθίσματος, οι δύο ομάδες μαθητών έκαναν χρήση παρόμοιων στρατηγικών στις περισσότερες πειραματικές συνθήκες. Τα αποτελέσματα δείχνουν ότι οι φτωχοί αναγνώστες χρησιμοποιούν το φωνολογικό κύκλωμα. Αντί αυτού, οι δυσκολίες αυτές πηγάζουν από την ανεπαρκή εφαρμογή διαφόρων στρατηγικών λόγω ελλειμμάτων στη φωνολογική επεξεργασία. / The current study sought to investigate the relation between serial recall of phonological information and reading ability in Greek students. It has been proposed that dyslexic readers show inefficient application of phonological strategies during serial recall tasks. A group of 15 third graders with typical reading performance and 15 with reading impairments were presented with four-item lists of common nouns for immediate serial recall. Word length and phonological similarity as well as presentation modality (visual vs. auditory) and type of recall (visual vs. verbal) were varied as within subject factors in a mixed design. In all conditions, overall performance was significantly lower in poor readers. Phonological similarity did not affect performance in both groups of children. Word length effects differed between groups indicating deficient phonological coding and rehearsal in dyslexic students. With regard to the order of presentation, the two groups made use of similar strategies in the majority of the experimental conditions. The results demonstrate that, poor readers use the phonological loop. Instead, their difficulties stem from inadequate application of various strategies due to deficits in phonological processing.