Made available in DSpace on 2014-06-12T16:00:26Z (GMT). No. of bitstreams: 2 arquivo6606_1.pdf: 4415777 bytes, checksum: 2f6d4d1e8b270706cdf01fd8117be5fd (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Teste é uma atividade muito importante no processo de desenvolvimento de software, entretanto, é uma atividade cara, uma vez que ela consome uma parte considerável dos recursos de um projeto de desenvolvimento de software. Um problema encontrado na maioria dos processos de desenvolvimento de software é a ausência de uma maneira de se avaliar a efetividade dos casos de teste de unidade, que são executados no código desenvolvido. Uma possível solução para este problema é realizar testes de cobertura de código e obter métricas sobre a cobertura do conjunto de testes de unidade executados. O presente estudo descreve um processo de desenvolvimento de software incluindo análise de cobertura de código, em que utilizamos o Rational Unifield Process como base para o processo proposto

Uma das maiores restrições que existe atualmente no fluxo de projeto de CIs é a necessidade de um ciclo menor de desenvolvimento. Devido às grandes dimensões dos sistemas atuais, é muito provável encontrar no projeto de blocos IP, erros ou bugs originados na passagem de uma dada especificação inicial para seus correspondentes modelos de descrição de hardware. Isto faz com que seja necessário verificar tais modelos para garantir aplicações cem por cento funcionais. Uma das técnicas de verificação que tem adquirido bastante popularidade recentemente é a verificação funcional, uma vez que é uma alternativa que ajuda a manter baixos custos de validação dos modelos HDL ao longo do projeto completo do circuito. Na verificação funcional, que está baseada em ambientes de simulação, a funcionalidade completa (ou relevante) do modelo é explorada, aplicando-se casos de teste, um após o outro. Isto permite examinar o modelo em todas as seqüências e combinações de entradas desejadas. Na verificação funcional, existe a possibilidade de simular o modelo estimulando-o com casos de teste aleatórios, o qual ajuda a cobrir um amplo número de estados. Para facilitar a aplicação de estímulos em simulação de circuitos, é comum que espaços definidos por parâmetros de entrada sejam limitados em sua abrangência e agrupados de tal forma que subespaços sejam formados. No desenvolvimento de testbenches, os geradores de estímulos aleatórios podem ser criados de forma a conter subespaços que se sobrepõem (resultando em estímulos redundantes) ou subespaços que contenham condições que não sejam de interesse (resultando em estímulos inválidos). É possível eliminar ou diminuir, os casos de teste redundantes e inválidos através da aplicação de metodologias de modificação do espaço de estímulos de entrada, e assim, diminuir o tempo requerido para completar a simulação de modelos HDL. No presente trabalho, é realizada uma análise da aplicação da técnica de organização do espaço de entrada através de domínios de parâmetros do IP, e uma metodologia é desenvolvida para tal, incluindo-se, aí, uma ferramenta de codificação automática de geradores de estímulos aleatórios em linguagem SyatemC: o GET_PRG. Resultados com a aplicação da metodologia é comparada a casos de aplicação de estímulos aleatórios gerados a partir de um espaço de estímulos de entrada sem modificações.Como esperado, o número de casos de teste redundantes e inválidos aplicados aos testbenches foi sempre maior para o caso de estimulação aleatória a partir do espaço de estímulos de entrada completo com um tempo de execução mais longo. / One of the strongest restrictions that exist throughout ICs design flow is the need for shorter development cycles. This, along with the constant demand for more functionalities, has been the main cause for the appearance of the so-called System-on-Chip (SOC) architectures, consisting of systems that contain dozens of reusable hardware blocks (Intellectual Properties, or IPs). The increasing complexity makes it necessary to thoroughly verify such models in order to guarantee 100% functional applications. Among the current verification techniques, functional verification has received important attention, since it represents an alternative that keeps HDL validation costs low throughout the circuits design cycle. Functional verification is based in testbenches, and it works by exploring the whole (or relevant) models functionality, applying test cases in a sequential fashion. This allows the testing of the model in all desired input sequences and combinations. There are different techniques concerning testbench design, being the random stimulation an important approach, by which a huge number of test cases can be automatically created. In order to ease the stimuli application in circuit simulation, it is common to limit the range of the space defined by input parameters and to group such restricted parameters in sub-spaces. In testbench development, it may occur the creation of random stimuli generators containing overlapping sub-spaces (resulting in redundant stimuli) or sub-spaces containing conditions of no interest (resulting in invalid stimuli). It is possible to eliminate, or at least reduce redundant and invalid test cases by modifying the input stimuli space, thus, diminishing the time required to complete the HDL models simulation. In this work, the application of a technique aimed to organize the input stimuli space, by means of IP parameter domains, is analyzed. A verification methodology based on that is developed, including a tool for automatic coding of random stimuli generators using SystemC: GET_PRG. Results on applying such a methodology are compared to cases where test vectors from the complete verification space are generated. As expected, the number of redundant test cases applied to the testbenches was always greater for the case of random stimulation on the whole (unreduced, unorganized) input stimuli space, with a larger testbench execution time.

Data-flow (DF) testing was introduced more than thirty years ago aiming at verifying a program by extensively exploring its structure. It requires tests that traverse paths in which the assignment of a value to a variable (a definition) and its subsequent reference (a use) is verified. This relationship is called definition-use association (dua). While control-flow (CF) testing tools have being able to tackle systems composed of large and long running programs, DF testing tools have failed to do so. This situation is in part due to the costs associated with tracking duas at run-time. Recently, an algorithm, called Bitwise Algorithm (BA), which uses bit vectors and bitwise operations for tracking intra-procedural duas at run-time, was proposed. This research presents the implementation of BA for programs compiled into Java bytecodes. Previous DF approaches were able to deal with small to medium size programs with high penalties in terms of execution and memory. Our experimental results show that by using BA we are able to tackle large systems with more than 250 KLOCs and 300K required duas. Furthermore, for several programs the execution penalty was comparable with that imposed by a popular CF testing tool. / Teste de fluxo de dados (TFD) foi introduzido há mais de trinta anos com o objetivo de criar uma avaliação mais abrangente da estrutura dos programas. TFD exige testes que percorrem caminhos nos quais a atribuição de valor a uma variável (definição) e a subsequente referência a esse valor (uso) são verificados. Essa relação é denominada associação definição-uso. Enquanto as ferramentas de teste de fluxo de controle são capazes de lidar com sistemas compostos de programas grandes e que executam durante bastante tempo, as ferramentas de TFD não têm obtido o mesmo sucesso. Esta situação é, em parte, devida aos custos associados ao rastreamento de associações definição-uso em tempo de execução. Recentemente, foi proposto um algoritmo --- chamado \\textit (BA) --- que usa vetores de bits e operações bit a bit para monitorar associações definição-uso em tempo de execução. Esta pesquisa apresenta a implementação de BA para programas compilados em Java. Abordagens anteriores são capazes de lidar com programas pequenos e de médio porte com altas penalidades em termos de execução e memória. Os resultados experimentais mostram que, usando BA, é possível utilizar TFD para verificar sistemas com mais de 250 mil linhas de código e 300 mil associações definição-uso. Além disso, para vários programas, a penalidade de execução imposta por BA é comparável àquela imposta por uma popular ferramenta de teste de fluxo de controle.

Uma das maiores restrições que existe atualmente no fluxo de projeto de CIs é a necessidade de um ciclo menor de desenvolvimento. Devido às grandes dimensões dos sistemas atuais, é muito provável encontrar no projeto de blocos IP, erros ou bugs originados na passagem de uma dada especificação inicial para seus correspondentes modelos de descrição de hardware. Isto faz com que seja necessário verificar tais modelos para garantir aplicações cem por cento funcionais. Uma das técnicas de verificação que tem adquirido bastante popularidade recentemente é a verificação funcional, uma vez que é uma alternativa que ajuda a manter baixos custos de validação dos modelos HDL ao longo do projeto completo do circuito. Na verificação funcional, que está baseada em ambientes de simulação, a funcionalidade completa (ou relevante) do modelo é explorada, aplicando-se casos de teste, um após o outro. Isto permite examinar o modelo em todas as seqüências e combinações de entradas desejadas. Na verificação funcional, existe a possibilidade de simular o modelo estimulando-o com casos de teste aleatórios, o qual ajuda a cobrir um amplo número de estados. Para facilitar a aplicação de estímulos em simulação de circuitos, é comum que espaços definidos por parâmetros de entrada sejam limitados em sua abrangência e agrupados de tal forma que subespaços sejam formados. No desenvolvimento de testbenches, os geradores de estímulos aleatórios podem ser criados de forma a conter subespaços que se sobrepõem (resultando em estímulos redundantes) ou subespaços que contenham condições que não sejam de interesse (resultando em estímulos inválidos). É possível eliminar ou diminuir, os casos de teste redundantes e inválidos através da aplicação de metodologias de modificação do espaço de estímulos de entrada, e assim, diminuir o tempo requerido para completar a simulação de modelos HDL. No presente trabalho, é realizada uma análise da aplicação da técnica de organização do espaço de entrada através de domínios de parâmetros do IP, e uma metodologia é desenvolvida para tal, incluindo-se, aí, uma ferramenta de codificação automática de geradores de estímulos aleatórios em linguagem SyatemC: o GET_PRG. Resultados com a aplicação da metodologia é comparada a casos de aplicação de estímulos aleatórios gerados a partir de um espaço de estímulos de entrada sem modificações.Como esperado, o número de casos de teste redundantes e inválidos aplicados aos testbenches foi sempre maior para o caso de estimulação aleatória a partir do espaço de estímulos de entrada completo com um tempo de execução mais longo. / One of the strongest restrictions that exist throughout ICs design flow is the need for shorter development cycles. This, along with the constant demand for more functionalities, has been the main cause for the appearance of the so-called System-on-Chip (SOC) architectures, consisting of systems that contain dozens of reusable hardware blocks (Intellectual Properties, or IPs). The increasing complexity makes it necessary to thoroughly verify such models in order to guarantee 100% functional applications. Among the current verification techniques, functional verification has received important attention, since it represents an alternative that keeps HDL validation costs low throughout the circuits design cycle. Functional verification is based in testbenches, and it works by exploring the whole (or relevant) models functionality, applying test cases in a sequential fashion. This allows the testing of the model in all desired input sequences and combinations. There are different techniques concerning testbench design, being the random stimulation an important approach, by which a huge number of test cases can be automatically created. In order to ease the stimuli application in circuit simulation, it is common to limit the range of the space defined by input parameters and to group such restricted parameters in sub-spaces. In testbench development, it may occur the creation of random stimuli generators containing overlapping sub-spaces (resulting in redundant stimuli) or sub-spaces containing conditions of no interest (resulting in invalid stimuli). It is possible to eliminate, or at least reduce redundant and invalid test cases by modifying the input stimuli space, thus, diminishing the time required to complete the HDL models simulation. In this work, the application of a technique aimed to organize the input stimuli space, by means of IP parameter domains, is analyzed. A verification methodology based on that is developed, including a tool for automatic coding of random stimuli generators using SystemC: GET_PRG. Results on applying such a methodology are compared to cases where test vectors from the complete verification space are generated. As expected, the number of redundant test cases applied to the testbenches was always greater for the case of random stimulation on the whole (unreduced, unorganized) input stimuli space, with a larger testbench execution time.

Data-flow (DF) testing was introduced more than thirty years ago aiming at verifying a program by extensively exploring its structure. It requires tests that traverse paths in which the assignment of a value to a variable (a definition) and its subsequent reference (a use) is verified. This relationship is called definition-use association (dua). While control-flow (CF) testing tools have being able to tackle systems composed of large and long running programs, DF testing tools have failed to do so. This situation is in part due to the costs associated with tracking duas at run-time. Recently, an algorithm, called Bitwise Algorithm (BA), which uses bit vectors and bitwise operations for tracking intra-procedural duas at run-time, was proposed. This research presents the implementation of BA for programs compiled into Java bytecodes. Previous DF approaches were able to deal with small to medium size programs with high penalties in terms of execution and memory. Our experimental results show that by using BA we are able to tackle large systems with more than 250 KLOCs and 300K required duas. Furthermore, for several programs the execution penalty was comparable with that imposed by a popular CF testing tool. / Teste de fluxo de dados (TFD) foi introduzido há mais de trinta anos com o objetivo de criar uma avaliação mais abrangente da estrutura dos programas. TFD exige testes que percorrem caminhos nos quais a atribuição de valor a uma variável (definição) e a subsequente referência a esse valor (uso) são verificados. Essa relação é denominada associação definição-uso. Enquanto as ferramentas de teste de fluxo de controle são capazes de lidar com sistemas compostos de programas grandes e que executam durante bastante tempo, as ferramentas de TFD não têm obtido o mesmo sucesso. Esta situação é, em parte, devida aos custos associados ao rastreamento de associações definição-uso em tempo de execução. Recentemente, foi proposto um algoritmo --- chamado \\textit (BA) --- que usa vetores de bits e operações bit a bit para monitorar associações definição-uso em tempo de execução. Esta pesquisa apresenta a implementação de BA para programas compilados em Java. Abordagens anteriores são capazes de lidar com programas pequenos e de médio porte com altas penalidades em termos de execução e memória. Os resultados experimentais mostram que, usando BA, é possível utilizar TFD para verificar sistemas com mais de 250 mil linhas de código e 300 mil associações definição-uso. Além disso, para vários programas, a penalidade de execução imposta por BA é comparável àquela imposta por uma popular ferramenta de teste de fluxo de controle.

GONÇALVES, Fabrício Mota. Evapotranspiração e coeficientes de cultivo (KC) da cana-de-açúcar irrigada por gotejamento subsuperficial. 2010. 64 f. : Dissertação (mestrado) - Universidade Federal do Ceará, Centro de Ciências Agrárias, Departamento de Engenharia Agrícola, Programa de Pós-Graduação em Engenharia Agrícola, Fortaleza-CE, 2010. / Submitted by demia Maia (demiamlm@gmail.com) on 2016-06-28T16:59:16Z No. of bitstreams: 1 2010_dis_fmgonçalves.pdf: 3900094 bytes, checksum: 1ad79acf1432c0de09bcbdf52cb0f8c3 (MD5) / Approved for entry into archive by demia Maia (demiamlm@gmail.com) on 2016-06-28T16:59:48Z (GMT) No. of bitstreams: 1 2010_dis_fmgonçalves.pdf: 3900094 bytes, checksum: 1ad79acf1432c0de09bcbdf52cb0f8c3 (MD5) / Made available in DSpace on 2016-06-28T16:59:48Z (GMT). No. of bitstreams: 1 2010_dis_fmgonçalves.pdf: 3900094 bytes, checksum: 1ad79acf1432c0de09bcbdf52cb0f8c3 (MD5) Previous issue date: 2010 / Sugar cane is one of the crops with the highest level of water consumption, with a high evapotranspiration demand throughout most of its cycle. Knowledge of the sugar cane water demand, the time that irrigation should be applied, and how to irrigate the crop are becoming increasingly important for the sustainable development of irrigated sugar cane cultivation, especially in areas of low water availability, as it is the case in northea stern Brazil. The experiment was carried out at the Curu Experimental Field (property of the Embrapa Tropical Agroindustry), located in the Curu-Paraipaba Irrig ation Project, city of Paraipaba-CE (3 ° 29 '20''S, 39 ° 9' 45''W and elevation 30m), in order to determine the evapotrans piration and crop coefficients (Kc) of sugarcane (Saccharum L. officinarium), subsurface drip-irrigated. It was used the SP 6949 sugar cane variety, planted in a spacing of 1.8 m between double rows and 0.4 m between rows within the double row. As to t he irrigation, we used one lateral water line for each double row, buried at a depth of 0.15 m, w ith self-compensating drip emitters, with a flow rate of 1 L h-1, spaced 0.5 m on the water line. The crop was irrigated daily and there were three fertigations per week. The irrigation de pth was periodically adjusted, keeping the soil water potential between -8 kPa to -20 kPa. The crop evapotranspiration (ETc) was determined using a wei ghing lysimeter with a surface area of 2.25 m 2. The reference evapotranspiration (ETo) was estimated by the FAO Penman-Monteith method. The durations of the phenological stages of cane sugar were estimated through analysis of soil cover, with the use of digital images. Durations of 31, 49, 237 and 118 days were observed, respectively for initial, crop development, mid-season and late season stages. The yields achieved within and outside the lysimeter were respectively 144.4 and 108.8 t ha -1 . The total ETc observed during the cycle of the sugar cane was 1074.1 m m, with maximum values of 6.6 mm d-1 during the mid-season stage. Observed Kc values for initial, mid-season and late season stages were respectively 0.23, 1 .03 and 0.50. In the crop development stage, the relationship between Kc and the (crop) soil cover was represented with good accuracy by a negative quadratic model. / A cana-de-açúcar é uma das culturas com maior consumo de água, apresentando uma alta demanda evapotranspirativa ao longo da maior parte do seu ciclo. O conhecimento das necessidades hídricas da cana-de-açúcar, do momento de aplicação da água requerida pela mesma e a forma de aplicação torna-se cada vez mais importante para o desenvolvimento sustentável da sua produção irrigada, principalmente em regiões de pouca disponibilidade hídrica, como é o caso da região Nordeste do Brasil. O experimento foi conduzido no Campo Experimental do Curu, pertencente à Embrapa Agroindústria Tropical localizado no Perímetro Irrigado Curu-Paraipaba, município de Paraipaba-CE (3° 29’ 20’’ S, 39° 9’ 45’’ W e altitude de 30 m), com o objetivo de determinar a evapotranspiração e os coeficientes de cultivo (Kc) da cana-de-açúcar (Saccharum officinarium L.), irrigada por gotejamento subsuperficial. Utilizou-se a variedade de cana SP 6949, plantada no espaçamento de 1,8 m entre fileiras duplas e 0,4 m entre linhas dentro da fileira dupla. Na irrigação utilizou-se uma linha lateral para cada fileira dupla, enterrada na profundidade de 0,15 m, com gotejadores autocompensantes, com vazão de 1 L h-1, espaçados de 0,5 m na linha. A cultura foi irrigada com freqüência diária e foram realizadas três fertirrigações por semana. A lâmina de irrigação foi ajustada periodicamente, mantendo-se o potencial de água no solo entre -8 kPa e -20 kPa. A evapotranspiração da cultura (ETc) foi determinada utilizando-se um lisímetro de pesagem com área superficial de 2,25 m2. A evapotranspiração de referência (ETo) foi estimada pelo método FAO Penman-Monteith. As durações das fases fenológicas da cana-de-açúcar foram estimadas por meio da análise da cobertura do solo pela cultura, determinada com o uso de imagens digitais. Foram observadas durações de 31, 49, 237 e 118 dias, para as fases inicial, de desenvolvimento, intermediária e final, respectivamente. A produtividade alcançada dentro e fora do lisímetro foi de 144,4 e 108,8 t ha-1, respectivamente. A ETc total observada durante o ciclo da cana-de-açúcar foi de 1.074,1 mm, com valores máximos da ordem de 6,6 mm d-1 durante a fase intermediária. Foram observados valores de Kc iguais a 0,23, 1,03 e 0,50, para as fases inicial, intermediária e final, respectivamente. Na fase de desenvolvimento vegetativo a relação entre o Kc e a cobertura do solo pela cultura foi representada com bastante exatidão por um modelo quadrático negativo.