Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2015. / Submitted by Raquel Viana (raquelviana@bce.unb.br) on 2015-11-25T16:03:00Z No. of bitstreams: 1 2015_LuisFedericoContrerasSamame.pdf: 6902681 bytes, checksum: aee20346f689755b9973ef32bd5bea60 (MD5) / Approved for entry into archive by Marília Freitas(marilia@bce.unb.br) on 2016-01-25T13:23:41Z (GMT) No. of bitstreams: 1 2015_LuisFedericoContrerasSamame.pdf: 6902681 bytes, checksum: aee20346f689755b9973ef32bd5bea60 (MD5) / Made available in DSpace on 2016-01-25T13:23:41Z (GMT). No. of bitstreams: 1 2015_LuisFedericoContrerasSamame.pdf: 6902681 bytes, checksum: aee20346f689755b9973ef32bd5bea60 (MD5) / Este trabalho apresenta uma arquitetura em hardware para a implementação de um algoritmo probabilístico, especificamente o Filtro de Kalman Estendido (EKF) em versão sequencial, aplicado ao problema de localização em robótica móvel. Primeiro, desenvolveu-se um módulo de hardware para etapa de predição do algoritmo EKF baseada em um modelo odométrico de um robô móvel de quatro rodas deslizantes (4-SSMR). Logo, considerou-se um módulo de hardware para etapa de estimação do EKF baseada em um modelo de sistema medição usando um sensor LRF (do inglês Laser RangeFinder). Adicionalmente, um Módulo de Hardware Unificado (MHU) para o EKF foi projetado considerando as duas etapas do filtro (predição e estimação) em uma mesma arquitetura. Unidades em Ponto Flutuante (UPFs) foram usadas para operações aritméticas e trigonométricas necessárias para cada uma das equações do EKF. Para este caso, duas abordagens (módulos individuais e MHU) foram consideradas para a implementação do algoritmo EKF em um kit de desenvolvimento DE2-115da Altera (FPGA Cyclone IV, processador Nios II), aplicado à localização de uma plataforma móvel Pioneer 3AT (da companhia Mobile Robots Inc.). Finalmente, foram obtidas métricas (tempo de execução, consumo de potência e de recursos no FPGA) e comparações com outras soluções, a fim de validar o desempenho do sistema proposto e sua aplicabilidade para a área de robótica móvel. Entre os principais resultados, um tempo de execução da arquitetura em hardware do EKF de 3,08 μs foi obtido com um fator de aceleração minimo de 63 comparado com outras implementações em software. ______________________________________________________________________________________________ ABSTRACT / This manuscript presents a hardware architecture to implement a probabilistic algorithm, specifically the Extended Kalman Filter (EKF) in a sequential version, applied to the localization problem in mobile robotics. Firstly, a hardware module for the EKF prediction stage was developed based on an odometric model of a 4-SSMR (Four Wheeled Skid-Steer Mobile Robot). Then, a hardware module for the EKF estimation stage was designed based on a measurement system model, using a LRF sensor (Laser Rangefinder). Furthermore, a Unified Hardware Module (MHU) for the EKF was designed taking into account the two EKF stages (prediction and estimation) in the same architecture. Floating-Point Units (UPFs) were used for arithmetic and trigonometric operations required for each of the EKF equations. In this case, two approaches (individuals modules and MHU) were considered for the implementation of the EKF algorithm over an Altera DE2-115 board (Cyclone IV FPGA with a Nios II processor), applied to the localization of the Pioneer 3AT robot (from Mobile Robots Inc.). Finally, metrics (execution time, FPGA resources and power consumption) and comparisons have been obtained, in order to evaluate the performance and suitability of the proposed system for the mobile robots area. Among the main results, an execution time of the hardware architecture for EKF of 3,08 μs was achieved with a minimum speedup factor of 63 compared to other software implementations.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2018. / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES). / Em transistores de efeito de campo baseados em nanomateriais (nanoFETs), a dopagem eletrostática pode ser induzida por campos elétricos originados de múltiplas portas independentes. Dessa forma, os nanoFETs são candidatos ideais para a exploração de reconfigurabilidade. O desempenho de quatro geometrias reconfiguráveis (R) nanoFET é investigado com a solução das equações de Poisson e Deriva-Difusão acopladas respectivamente para o potencial eletrostático tridimensional e a para carga de canal unidimensional. Ainda é averiguado o impacto do escalamento do canal e do ajuste da tensão de alimentação. As arquiteturas examinadas são compostas por FETs de uma (1G), duas (2G) e três (3G) portas sob o canal com comprimento meio de micrômetro. Portanto, os R-nanoFETs investigados teoricamente podem ser fabricados com custos baixos, permitindo que as projeções de desempenho sejam testadas. O 2G R-nanoFET provou ser a arquitetura mais versátil quando nenhuma otimização específica do aplicativo é tentada. No entanto, todas as geometrias consideradas oferecem propriedades interessantes. Ao conectar a porta de programação ao dreno, o roteamento local é simplificado e o desempenho só diminui levemente. O 1G R-nanoFET oferece ganhos intrínsecos razoáveis ao custo do aumento da dissipação de energia estática. Por fim, um 3G R-nanoFET permite opções adicionais de configuração dinâmica e a operação de ligar/ desligar mais rápida devido à porta de controle posicionada a uma distância maior dos outros contatos metálicos. / In nanomaterials field-effect transistors (nanoFETs) electrostatic doping can be induced by electrical fields originating from multiple independent gates. Therefore, nanoFETs are ideal candidates for exploring reconfigurability. The performance of four different reconfigurable (R) nanoFET geometries is investigated by solving the coupled nonlinear Poisson and drift-diffusion differential equations for the three-dimensional electrostatic potential and the one-dimensional channel charge. The impact of scaling and supply voltage adjustment is further examined. The investigated architectures compass FETs with one (1G), two (2G) and three top-gate (3G) terminals with a channel length of half a micrometer. Therefore, the theoretically investigated R-nanoFETs can be manufactured at low costs, allowing to test the performance projections. The 2G R-nanoFET proved to be the most versatile architecture when no application specific optimization is attempted. However, all considered geometries offer interesting properties. Shortening the program gate with the drain simplifies the local routing and only slightly diminish the performance. A 1G R-nanoFET delivers reasonable intrinsic gains at the cost of increased static power dissipation. Finally, a 3G R-nanoFET enables additional dynamic configuration options and faster on/off switching due to a control gate positioned at an increased distance to other metallic contacts.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-08-03T17:51:03Z No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-09-15T15:21:34Z (GMT) No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) / Made available in DSpace on 2017-09-15T15:21:34Z (GMT). No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) Previous issue date: 2017-09-15 / Nos últimos anos grandes avanços tecnológicos formam feitos no campo da computação e áreas correlatas, o que permitiu o desenvolvimento de sistemas robóticos sofisticados como robôs biomiméticos. Esses robôs imitam sistemas biológicos que decorrem robustez e e ciência maiores se comparados com robôs convencionais quando usados em ambientes não estruturados. Por exemplo, uma mão robótica biomimética tem uma destreza e agilidade maior para executar tarefas de manipulação e agarres do que pinças convencionais. Desde os anos oitenta, o desenvolvimento de mãos robóticas biomiméticas é o foco de pesquisa de várias equipes de investigação no mundo. Na atualidade há um número vasto de trabalhos encaminhados à construção e controle dos mesmos, os quais tem o intuito de melhorar a destreza e o desempenho das mãos e incluem tópicos como projeto da mão, mecanismos de movimento para as juntas, plataformas embarcadas e estratégias de controle. Existem várias abordagens a nível computacional que ainda não têm sido exploradas neste tipo de robôs, por exemplo o uso de um chip FPGA para o aumento de desempenho das estratégias de controle dinâmico usadas nos mesmos. O presente trabalho descreve o desenvolvimento de uma arquitetura em hardware baseada em FPGA do controlador dinâmico de uma mão robótica, o qual é sintonizado usando algoritmos de otimização bioinspirada visando para atingir estabilidade de agarre. O projeto da mão robótica realizado neste trabalho inclui o uso de mecanismos para emular os movimentos de exão-extensão dos dedos. Os mecanismos foram otimizados visando minimizar o erro de trajetória usando a mão humana como referência. Os algoritmos bioinspirados PSO, DE e GA foram implementados para otimizar o mecanismo. 32 experimentos foram realizados para cada algoritmo a m de realizar uma análise estatística para determinar o mecanismo com o melhor resultado, o qual é implementado no projeto nal do mecanismo do dedo incluído no CAD da mão completa, o qual é descrito junto com o projeto eletrônico da plataforma. O projeto nal da mão é avaliado com análise cinemática e adaptações do teste de Kapandji. Em seguida o protótipo é fabricado e montado usando diversos processos de fabricação e prototipagem, tais como corte a jato de água, torneamento e impressão 3D. Logo após, foi projetado na plataforma Matlab/Simulink em alto nível o esquema de controle de impedância dos dedos o qual foi validado usando um simulador numérico do dedo para estudar o efeito do controlador no sistema sem colocar em risco a plataforma física. A sintonização do controlador é realizada usando o algoritmo de otimização bioinspirado PSO visando reduzir o tempo de estabilidade, o sobreimpulso e o tempo de subida. Seguidamente, esses resultados foram implementados em plataformas embarcadas nas linguagens de programação C e na linguagem de descrição de hardware HDL. Após ser avaliado, o esquema de controle foi implementado em C na plataforma Arduino e mapeado em FPGA na placa de desenvolvimento ZedBoard. Uma comparação numérica e analítica foi realizada em termos do desempenho e precisão das duas abordagens. O resultado da otimização do mecanismo de exão-extensão produziu um erro de 0.2660% e o uso deste mecanismo permitiu fabricar um protótipo com dimensões e peso similar a uma mão humana real. Além disso, o protótipo atingiu os dez níveis da adaptação do teste de Kapandji. Adicionalmente, a sintonização da estratégia de controle resultou no comportamento desejado, o qual é subamortecido e com um tempo de estabilização 355ms. Similarmente, os resultados da implementação em FPGA foram satisfatórios no sentido do desempenho do tempo de execução da estratégia de controle, o qual melhorou os resultados da implementação em Arduino e outros trabalhos correlatos no estado da arte. / In recent years, huge technological advances have been made in the eld of computing sciences and related areas, which has allowed the development of sophisticated robotic systems such as biomimetic robots. These robots mimic biological systems that result in greater robustness and e ciency compared to conventional robots when used in unstructured environments. For instance, a biomimetic robotic hand has greater dexterity and agility to perform manipulation tasks and grasp than conventional grippers. Since the 1980s, the development of biomimetic robotic hands has been the focus of many research teams all over the world. Nowadays several contributions regarding the construction and control of said systems, which aim to improve the dexterity and performance of the hands and include topics such as hand design, joint mechanisms, embedded platforms and control strategies. However, even with the great available knowledge, there are still no perfect robotic hands, therefore, there is still knowledge to be contributed in the scienti c community. There are several approaches at the computational level that have not yet been explored in this type of robots, for example, the use of a single FPGA chip to increase the performance of the dynamic control schemes used. This work describes the development of an FPGA-based hardware architecture of the dynamic controller in a robotic hand, which is tuned using bioinspired optimization algorithms applied to achieve stability of grasps. The robotic hand design performed in this work includes the use of mechanisms to emulate the exionextension movements of the ngers. The mechanisms were optimized to minimize the trajectory error using the human hand as reference. The bioinspired algorithms PSO, DE and GA were implemented to optimize the mechanism. 32 experiments are performed for each algorithm to perform a statistical analysis to determine 2 the best result. This optimized mechanism was implemented in the nal design of the nger mechanism included in the CAD of the complete hand, which is described together with the electronic design of the platform. The nal hand design is evaluated with kinematic analysis and Kapandji clinical test adaptations. The prototype was manufactured and assembled using various manufacturing and prototyping processes, such as water-jet cutting, turning and 3D printing. Afterwards, the nger impedance control scheme was designed on a high level platform using Matlab/Simulink, in addition to a numerical simulator of the nger for the study of the controller e ect on the system avoiding physical damage to the system. The controller was tuned using the PSO optimization algorithm aiming to reduce the stability time, the overshoot and the rise time. These results are then implemented on embedded platforms in both C and VHDL languages. After being evaluated, the control scheme is implemented in C on the Arduino platform and was manually mapped to FPGA on the ZedBoard development board. A numerical comparison between the two approaches was done in terms of performance and accuracy. The result of the optimization of the exion-extension mechanism produced an error of 0.2660% and the use of this mechanism allowed for manufacturing the prototype with dimensions and weight similar to a real human hand. The prototype reached the ten levels of the Kapandji test tting. In addition, the tuning of the control strategy resulted in the desired behavior, which is underdamped and with a stabilization time of 355ms. Similarly, the FPGA implementation results were satisfactory in the sense of the execution-time performance of the control strategy, which improved the implementation results in Arduino and other related work in the state of the art.

Este trabalho apresenta uma arquitetura de hardware, baseada em FPGA (Field-Programmable Gate Array) e com multi-câmeras, para o problema de localização e mapeamento simultâneos - SLAM (Simultaneous Localization And Mapping) aplicada a sistemas robóticos embarcados. A arquitetura é composta por módulos de hardware altamente especializados para a localização do robô e para geração do mapa do ambiente de navegação em tempo real com features extraídas de imagens obtidas diretamente de câmeras CMOS a uma velocidade de 30 frames por segundo. O sistema é totalmente embarcado em FPGA e apresenta desempenho superior em, pelo menos, uma ordem de magnitude em relaçãoo às implementações em software processadas por computadores pessoais de última geração. Esse desempenho deve-se à exploração do paralelismo em hardware junto com o processamento em pipeline e às otimizações realizadas nos algoritmos. As principais contribuições deste trabalho são as arquiteturas para o filtro de Kalman estendido - EKF (Extended Kalman Filter) e para a detecção de features baseada no algoritmo SIFT (Scale Invariant Feature Transform). A complexidade para a implementaçãoo deste trabalho pode ser considerada alta, uma vez que envolve uma grande quantidade de operações aritméticas e trigonométricas em ponto utuante e ponto fixo, um intenso processamento de imagens para extração de features e verificação de sua estabilidade e o desenvolvimento de um sistema de aquisição de imagens para quatro câmeras CMOS em tempo real. Adicionalmente, foram criadas interfaces de comunicação para o software e o hardware embarcados no FPGA e para o controle e leitura dos sensores do robô móvel. Além dos detalhes e resultados da implementação, neste trabalho são apresentados os conceitos básicos de mapeamento e o estado da arte dos algoritmos SLAM com visão monocular e estéreo / This work presents a hardware architecture for the Simultaneous Localization And Mapping (SLAM) problem applied to embedded robots. This architecture, which is based on FPGA and multi-cameras, is composed by highly specialized blocks for robot localization and feature-based map building in real time from images read directly from CMOS cameras at 30 frames per second. The system is completely embedded on an FPGA and its performance is at least one order of magnitude better than a high end PC-based implementation. This result is achieved by investigating the impact of several hardwareorientated optimizations on performance and by exploiting hardware parallelism along with pipeline processing. The main contributions of this work are the architectures for the Extended Kalman Filter (EKF) and for the feature detection system based on the SIFT (Scale Invariant Feature Transform). The complexity to implement this work can be considered high, as it involves a significant number of arithmetic and trigonometric operations in oating and fixed-point format, an intensive image processing for feature detection and stability checking, and the development of an image acquisition system from four CMOS cameras in real time. In addition, communication interfaces were created to integrate software and hardware embedded on FPGA and to control the mobile robot base and to read its sensors. Finally, besides the implementation details and the results, this work also presents basic concepts about mapping and state-of-the-art algorithms for SLAM with monocular and stereo vision.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-02-10T11:09:37Z No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) / Made available in DSpace on 2017-02-10T11:09:37Z (GMT). No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) Previous issue date: 2016-12-01 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES# / #2075167498588264571# / #600 / The HEVC video compression standard is one of the newest standards. It achieves higher compression ratio compared to existing standards and doubles the compression ratio of the previous standard, the H.264/AVC (Advanced Video Coding). In video encoder, the Motion Estimation and Intra Prediction modules are present and uses intensively the follow similarity metrics for mode decision: the Sum of Absolute Differences and the Sum of Absolute Transformed Differences. The intense use of these metrics represents the major part of the computational complexity of the HEVC video encoder. The aim of this work is to explore hardware architectures for SAD and SATD similarity metrics using power consumption reduction techniques. For the SATD metric two studies were performed: the first study focuses on the architectural exploration at different levels of parallelism of the 8x8 Hadamard Transform; the second study aims at the implementation of architectures based on multiple sizes of the Hadamard Transform. As power reduction techniques, adders compressor were used in the SATD architectures. Adders compressor were also used in different recombinations of SAD metric. All architectures presented in this work were implemented in hardware description language VHDL and synthesized for ASIC in Nangate’s 45nm technology using the Cadence RTL Compiler tool. The power estimation of the architectures was obtained using real inputs extracted from the reference software of the HEVC standard. Comparative analyzes were performed between these architectures, as well as comparisons with architectures state-of-the-art. The architectures using adders/subtractors compressors compared to architectures using adder from the synthesis tool have a power reduction of 16.3 % for the sequential, 21.1 % for the semi-parallel and 26.6 % for the parallel for the SATD based on HT 8x8 and 10.07 % for SATD based on multiple sizes of HT. For the SAD architecture using 8: 2 compressor adders the power reduction was 61.8 %. / O padrão de compressão de vídeo HEVC (High Efficiency Video Coding) é um dos mais novos padrões desenvolvidos. Ele alcança taxas de compressão de vídeo maiores em relação aos outros padrões já existentes e dobra a taxa de compressão comparado ao padrão anterior, o H.264/AVC (Advanced Video Coding). No codificador de vídeo, os módulos de Estimação de Movimento e Predição Intra estão presentes e utilizam intensamente as seguintes métricas de similaridade para decisão de modo de codificação: a SAD (Sum of Absolute Differences) e a SATD (Sum of Absolute Transformed Differences). O uso intenso destas métricas representa a maior parte da complexidade computacional do codificador de vídeo HEVC. O objetivo deste trabalho é explorar arquiteturas de hardware para as métricas de similaridade SAD e SATD utilizando técnicas de redução do consumo de potência. Para a métrica SATD foram realizados dois estudos: o primeiro estudo foca na exploração arquitetural em diferentes níveis de paralelismo da Transformada Hadamard 8x8; o segundo estudo visa a implementação de arquiteturas baseadas em múltiplos tamanhos da Transformada Hadamard. Como técnicas de redução de potência, foram utilizados somadores compressores nas arquiteturas de SATD. Também foram utilizados somadores compressores em diferentes recombinações em arquitetura da métrica SAD. Todas arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de hardware VHDL e sintetizadas para ASIC na tecnologia 45nm da Nangate utilizando a ferramenta Cadence RTL Compiler. A estimação de potência das arquiteturas foi obtida utilizando entradas reais extraídas do software de referência do padrão HEVC. Foram realizadas análises comparativas entre estas arquiteturas, assim como comparações com arquiteturas estado-daarte. As arquiteturas utilizando somadores/subtratores compressores em comparação às arquiteturas utilizando somadores da ferramenta de síntese apresentam uma redução de potência de 16,3% para a sequencial, 21,1% para a semi-paralela e 26,6% para a paralela para SATD baseada na HT 8x8 e 10,07% para a SATD baseada em múltiplos tamanhos da HT. Para a arquitetura de SAD utilizando somadores compressores 8:2 a redução de potência foi de 61,8%.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-04-10T13:20:18Z No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) / Made available in DSpace on 2017-04-10T13:20:18Z (GMT). No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) Previous issue date: 2017-02-16 / Video coding is one of the rapidly expanding areas. More and more companies are investing in this area. The transmission and storage of videos in raw form is costly and often impractical, as in the case of ultra high definition videos (UHD). With this goal the video encoders and video coding standards arise, such as the HEVC, focus of this work. With the HEVC it is possible to compress a video with approximately half the number of bits that its predecessor, the H.264/AVC, maintaining practically the same quality characteristics of the original video. In this way, the development of specific integrated circuits for video processing is an important activity in the area of digital systems research, since software solutions generally do not achieve the performance and energy efficiency necessary for several applications, especially for mobile devices. Motivated by the need for low power consumption, this work applies the Hybrid coding concept, whose purpose is to divide the operands into groups of m bits, coding each group using the Gray code, and using the behavior of the binary code to propagate the carry between the groups. Thus, the number of transitions in each group can be reduced and a regular structure can be obtained, where the least significant groups of the result depend only on the least significant groups of operators, thus reducing the number of transitions between bits. The goal of this work is the implementation of hardware architectures for modules of the HEVC video coding standard using arithmetic operators of hybrid coding, aiming the low energy consumption. The study explores the feasibility of using hybrid coding in video coding, and quantifying the gain in power and energy of such operators. The work seeks to identify which HEVC modules are most suitable for the employment of such operators, aiming for greater reductions in energy consumption. Hardware architectures for the Interpolation (for fractional motion estimation), the calculation of SAD - Sum of Absolute Differences, and for Quantization, were developed. In addition, the work proposes two new hybrid adders, and their use in video coding module architectures. Results show a power reduction of the architectures using hybrid encoding arithmetic operators, when compared to the same architecture using conventional arithmetic operators, with binary coding. / A codificação de vídeo é uma das áreas que está em grande expansão. Cada vez mais empresas estão investindo nesta área. A transmissão e o armazenamento de vídeos na forma bruta é custosa e muitas vezes impraticável, como no caso de vídeos de definição ultra alta (Ultra High Definition - UHD). Com este objetivo surgiram os codificadores de vídeo e os padrões de codificação de vídeo, tal como o HEVC, foco deste trabalho. Com o HEVC é possível comprimir um vídeo com aproximadamente metade do número de bits que o seu antecessor, o H.264/AVC, mantendo praticamente as mesmas características de qualidade do vídeo original. Desta forma, o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade importante na área de pesquisa de sistemas digitais, uma vez que soluções em software geralmente não atingem desempenho e eficiência energética necessários para diversas aplicações, em especial para dispositivos móveis. Motivado pela necessidade de baixo consumo energético, este trabalho aplica o conceito de codificação híbrida, que tem por finalidade dividir os operandos em grupos de m bits, codificando cada grupo, utilizando o código Gray e, ainda, utilizando o comportamento do código binário para propagar o carry entre os grupos. Assim, o número de transições em cada grupo pode ser reduzido e uma estrutura regular pode ser obtida, onde os grupos menos significativos do resultado dependem somente dos grupos menos significativos dos operadores, reduzindo assim o número de transições entre bits. A proposta deste trabalho é a implementação de arquiteturas de hardware para módulos do padrão de codificação de vídeo HEVC utilizando operadores aritméticos de codificação híbrida, visando o baixo consumo energético. O estudo explora a viabilidade do uso da codificação híbrida na codificação de vídeo, e a quantificação do ganho em potência e energia de tais operadores. O trabalho também procura identificar quais módulos do HEVC são mais adequados para o emprego de tais operadores, visando maiores reduções no consumo de energia. Foram desenvolvidas arquiteturas de hardware para os módulos de interpolação (para estimação de movimento fracionário), para o cálculo do SAD – Soma das Diferenças Absolutas e para a Quantização. Além disso, o trabalho propõe dois novos somadores híbridos e seu uso em arquiteturas de módulos de codificação de vídeo. Resultados mostram redução de potência das arquiteturas usando os operadores aritméticos de codificação híbrida, quando comparado a mesma arquitetura usando operadores aritméticos convencionais, com codificação binária.

Este trabalho apresenta uma arquitetura de hardware, baseada em FPGA (Field-Programmable Gate Array) e com multi-câmeras, para o problema de localização e mapeamento simultâneos - SLAM (Simultaneous Localization And Mapping) aplicada a sistemas robóticos embarcados. A arquitetura é composta por módulos de hardware altamente especializados para a localização do robô e para geração do mapa do ambiente de navegação em tempo real com features extraídas de imagens obtidas diretamente de câmeras CMOS a uma velocidade de 30 frames por segundo. O sistema é totalmente embarcado em FPGA e apresenta desempenho superior em, pelo menos, uma ordem de magnitude em relaçãoo às implementações em software processadas por computadores pessoais de última geração. Esse desempenho deve-se à exploração do paralelismo em hardware junto com o processamento em pipeline e às otimizações realizadas nos algoritmos. As principais contribuições deste trabalho são as arquiteturas para o filtro de Kalman estendido - EKF (Extended Kalman Filter) e para a detecção de features baseada no algoritmo SIFT (Scale Invariant Feature Transform). A complexidade para a implementaçãoo deste trabalho pode ser considerada alta, uma vez que envolve uma grande quantidade de operações aritméticas e trigonométricas em ponto utuante e ponto fixo, um intenso processamento de imagens para extração de features e verificação de sua estabilidade e o desenvolvimento de um sistema de aquisição de imagens para quatro câmeras CMOS em tempo real. Adicionalmente, foram criadas interfaces de comunicação para o software e o hardware embarcados no FPGA e para o controle e leitura dos sensores do robô móvel. Além dos detalhes e resultados da implementação, neste trabalho são apresentados os conceitos básicos de mapeamento e o estado da arte dos algoritmos SLAM com visão monocular e estéreo / This work presents a hardware architecture for the Simultaneous Localization And Mapping (SLAM) problem applied to embedded robots. This architecture, which is based on FPGA and multi-cameras, is composed by highly specialized blocks for robot localization and feature-based map building in real time from images read directly from CMOS cameras at 30 frames per second. The system is completely embedded on an FPGA and its performance is at least one order of magnitude better than a high end PC-based implementation. This result is achieved by investigating the impact of several hardwareorientated optimizations on performance and by exploiting hardware parallelism along with pipeline processing. The main contributions of this work are the architectures for the Extended Kalman Filter (EKF) and for the feature detection system based on the SIFT (Scale Invariant Feature Transform). The complexity to implement this work can be considered high, as it involves a significant number of arithmetic and trigonometric operations in oating and fixed-point format, an intensive image processing for feature detection and stability checking, and the development of an image acquisition system from four CMOS cameras in real time. In addition, communication interfaces were created to integrate software and hardware embedded on FPGA and to control the mobile robot base and to read its sensors. Finally, besides the implementation details and the results, this work also presents basic concepts about mapping and state-of-the-art algorithms for SLAM with monocular and stereo vision.