Submitted by Rafael Santana (rafael.silvasantana@ufpe.br) on 2018-02-08T18:08:30Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) Tese - Guilherme Nunes Melo.pdf: 1827380 bytes, checksum: 8829bbf6f97296ccc749dd03b34d8367 (MD5) / Made available in DSpace on 2018-02-08T18:08:31Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) Tese - Guilherme Nunes Melo.pdf: 1827380 bytes, checksum: 8829bbf6f97296ccc749dd03b34d8367 (MD5) Previous issue date: 2016-07-18 / A identificação biométrica já é uma realidade; baseia-seno uso de características biométricas dos indivíduos, principalmente, a impressão digital, as características da face, as características da palma da mão e a íris. Esta tese aborda a identificação biométrica baseada no código de íris, cujo processamento está sujeito a erros aleatórios e erros em surto, os quais dificultam a identificação do usuário. A partir de modelos de identificação de iris propostos, foram realizados testes de identificação usando as seguintes bases de dados de códigos de íris: BIOSECURE, CASIA, NIST-ICE(exp1) e NIST-ICE(exp2). Os melhores resultados disponíveis na literatura para sistemas de identificação biométrica que usa uma única íris e que corrigem um único símbolo por quadro, apresentam uma taxa de falsa rejeição (FRR) em torno de 30% para a base de dados BIOSECURE; cerca de 49% para a base de dados CASIA; cerca de 49% para a base de dados NIST-ICE(exp1); e cerca de 52% para a base de dados NIST-ICE(exp2). Quando ambas as íris são usadas, os percentuais para a FRR são cercade 12% para a base de dados BIOSECURE; cercade24% para a base de dados CASIA; ecercade17% para a base de dados NIST-ICE. Nesta tese, são propostos quatro sistemas de identificação biométrica e recuperação de chave criptográfica, que reduzem os percentuais da FRR. Para o sistema de identificação generalizado proposto, foi obtida uma FRR máxima em torno de 8% para uma única íris e FRR máxima em torno de 1% para ambas as íris. Para a correção de um erro de símbolo por quadro, o melhor resultado, para uma íris, foi obtido na base de dados NIST-ICE(exp1), com a FRR de 3,96% e, para ambas as íris, foi obtido na base de dados CASIA coma FRR de 0,05%. / Biometric identification is already a reality; biometric identification systems employ individual characteristics such as fingerprints, facial features, the palm and iris characteristics. This thesis is concerned with biometric identification based on iris code, the processing of which is subject to random errors and burst errors, which difficult identification. By employing iris identification models proposed in this thesis, identification tests were performed using the following iris code databases: BIOSECURE, CASIA, NIST-ICE (exp1) and NIST-ICE (exp2). The best results available in the literature for identification systems employing a single iris and correcting a single symbol per frame, present a false rejection rate (FRR) around 30% for the BIOSECURE database, around 49% for the CASIA database, around 49% for the NIST-ICE(exp1) database and around 52% for the NISTICE(exp2) database. When both iridesare employed, the percentagesfor the FRR are about 12% for the BIOSECURE database; about 24% to CASIA database; and about 17% for the NIST-ICE database. This thesis proposed four biometric identification and cryptographic key recovery systems to reduce the percentage of FRR. For the generalized identification system, FRR maximum rates were obtained around 8% for a single iris, and a maximum FRR rates around 1% for both irides. The obtained reduction in the percentage of FRR is due to the development of new search techniques and manipulations performed in the iris codes. For a correction of a symbol error per frame, the best result for an iris was obtained in NIST-ICE(exp1) databasewith FRR of 3.96% and for both irides, was obtained in CASIA database with FRR of 0.05%.

Made available in DSpace on 2014-06-12T17:36:02Z (GMT). No. of bitstreams: 2 arquivo2523_1.pdf: 1662188 bytes, checksum: ca366b30d35fcf4e22eb4ea7ea20d578 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2010 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / A decodificação de códigos baseados em matrizes de verificação de paridade esparsas (LDPC, do inglês low-density parity-check) é realizada através do algoritmo soma-produto (ASP). Este trabalho apresenta um estudo do funcionamento do ASP e do seu desempenho em um canal com ruído aditivo Gaussiano branco (AWGN, do inglês additive white Gaussian noise) através de simulações computacionais. Em seguida, esta análise é estendida quando um quantizador uniforme com 2q níveis de quantização é incorporado ao sistema de comunicações. O passo de quantização ótimo é identificado para vários parâmetros do código e do canal. Este estudo indica que para q = 1 (quantização abrupta) ocorre uma perda de desempenho de aproximadamente 1,8 dB em relação ao canal AWGN enquanto que para q = 4 essa perda é reduzida para aproximadamente 0,12 dB

Submitted by Nathalya Silva (nathyjf033@gmail.com) on 2017-06-28T19:05:35Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_AnaliseDesempenhoCodigos.pdf: 2500132 bytes, checksum: d7a05bbd037c328f0c6e48e8c5e0cbb0 (MD5) / Approved for entry into archive by Irvana Coutinho (irvana@ufpa.br) on 2017-08-17T13:05:28Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_AnaliseDesempenhoCodigos.pdf: 2500132 bytes, checksum: d7a05bbd037c328f0c6e48e8c5e0cbb0 (MD5) / Made available in DSpace on 2017-08-17T13:05:29Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_AnaliseDesempenhoCodigos.pdf: 2500132 bytes, checksum: d7a05bbd037c328f0c6e48e8c5e0cbb0 (MD5) Previous issue date: 2017-03-10 / CNPq - Conselho Nacional de Desenvolvimento Científico e Tecnológico / Dentro do processo de transmissão digital o canal de comunicação pode adicionar uma série de imperfeições na informação transmitida. A fim de melhorar a qualidade na transmissão multimídia digital, várias tecnologias, como DVB-T (Digital Video Broadcasting Terrestrial) e DVB-T2 (Digital Video Broadcasting Terrestrial-2nd Generation) que empregam as técnicas de codificação de canal foram desenvolvidas. Dentro desse contexto, as técnicas de codificação de canal tem grande importância, pois minimizam a probabilidade de erro durante a transmissão da informação. Assim torna-se importante avaliar o desempenho dos codificadores de canal. Esta dissertação realiza uma análise comparativa dos codificadores concatenados RS-CONV e BCH-LDPC, implementados na TV Digital, sobre os canais AWGN e Rayleigh; tanto em termos da BER, bem como em relação a qualidade de vídeo, através das métricas PSNR e SSIM. Nas simulações sobre o canal AWGN o par concatenado BCH-LDPC obteve o melhor desempenho em conjunto com a modulação QPSK, atingindo o valor de BER igual a 0 quando /0 é igual a 1 dB. Nas simulações sobre o canal Rayleigh, a associação BCH-LDPC com a modulação QPSK apresentou os melhores resultados, alcançando BER igual a 0 a partir de /0 igual a 3 dB. Na avaliação de qualidade de vídeo o par concatenado BCH-LDPC demonstrou uma superioridade em relação ao RS-CONV nos canais estudados, de tal forma que conferiu um aumento (ganho) na média da PSNR em relação ao RS-CONV, que para o canal AWGN foi de aproximadamente 2,2 dB, 6,4 dB e 6,7 dB, respectivamente para QPSK, 16-QAM e 64-QAM. No canal Rayleigh os valores foram aproximadamente de 3,9 dB, 4,2 dB e 1,6 dB, respectivamente para QPSK, 16-QAM e 64-QAM. Para ratificar os resultados, outra análise é realizada para uma determinada faixa do vídeo, apresentando um aumento na média dos resultados do BCH-LDPC em relação ao RS-CONV, que para o canal AWGN foi de 15,8 dB para QPSK; 22,23 dB para 16-QAM e 14,3 dB para 64-QAM. Enquanto para canal Rayleigh o aumento foi de 16,8 dB, 10,3 dB e 1,4 db, respectivamente, para QPSK, 16-QAM e 64-QAM. / In the process of digital transmission the communication channel inserts a series of imperfections in the information transmitted. In order to improve the quality of digital multimedia broadcasting, a number of technologies, such as DVB-T (Digital Video Broadcasting Terrestrial) and DVB-T2 (Digital Video Broadcasting Terrestrial-2nd Generation) employing channel coding techniques have been developed. Within this context, channel coding techniques are of great importance because they minimize the probability of error during the transmission of the information. Thus it becomes important to evaluate the performance of the channel encoders. This dissertation performs a comparative analysis of the concatenated RS-CONV and BCH-LDPC encoders (They are implemented in Digital TV) over the AWGN and Rayleigh channels; Both in terms of BER, as well as in terms of video quality through the PSNR and SSIM metrics. In simulations over the AWGN channel the concatenated pair BCH-LDPC obtained the best performance in conjunction with the QPSK modulation, reaching the value of BER equal 0 when /0 equals 1 dB. In the Rayleigh channel simulations, the BCH-LDPC association with the QPSK modulation presented the best results, reaching the BER equal 0 from /0 equal 3 dB. In the video quality evaluation the BCHLDPC concatenated pair showed a superiority over the RS-CONV in the studied channels, in such a way that it conferred an increase (gain) on the mean of the PSNR in relation to the RS-CONV, that for the channel AWGN was approximately 2.2 dB, 6.4 dB and 6.7 dB, respectively for QPSK, 16-QAM and 64-QAM. In the Rayleigh channel the values were approximately 3.9 dB, 4.2 dB and 1.6 dB, respectively for QPSK, 16-QAM and 64-QAM. To confirm the results, another analysis is performed for a given band of the video, showing an increase in the mean of the results of the BCH-LDPC in relation to the RS-CONV, which for the AWGN channel was 15.8 dB for QPSK; 22.23 dB for 16-QAM and 14.3 dB for 64-QAM. While for Rayleigh channel the increase was 16.8 dB, 10.3 dB and 1.4 db, respectively, for QPSK, 16-QAM and 64-QAM.

Primitivas criptografias assimétricas são essenciais para conseguir comunicação segura numa rede ou meio público. Essas primitivas podem ser instaladas como bibliotecas de software ou como coprocessadores de hardware. Coprocessadores de hardware são muito utilizados em cenários como Systems on Chip (SoC), dispositivos embarcados ou servidores de aplicações específicas. Coprocessadores existentes baseados em RSA ou curvas ellipticas (ECC) fazem um processamento intenso por causa da aritmética modular de grande precisão, portanto não estão disponíveis em plataformas com quantidade de energia mais restrita. Para prover primitivas assimétricas para esses dispositivos, será avaliado um esquema de cifração assimétrica que utiliza artimética de pequena precisão, chamado McEliece. McEliece foi proposto com códigos de Goppa binários durante o mesmo ano que o RSA, porém com chaves públicas 50 vezes maiores. Por causa de chaves tão grandes ele não ganhou muita atenção como RSA e ECC. Com a adoção de códigos Quase-Diádicos de Goppa binários é possível obter níveis de segurança práticos com chaves relativamente pequenas. Para avaliar uma implementação em hardware para esse esquema, foi proposto uma arquitetura escalável que pode ser configurada de acordo com os requisitos do projeto. Essa arquitetura pode ser utilizada em todos os níveis de segurança, de 80 até 256 bits de segurança, da menor unidade até as maiores. Nossa arquitetura foi implementada na família de FPGAs Spartan 3 para códigos de Goppa binários, onde foi possível decifrar em 5854 ciclos com 4671 Slices, enquanto que na literatura os melhores resultados obtidos são de 10940 ciclos para 7331 Slices. / Asymmetric cryptographic primitives are essential to enable secure communications on public networks or public mediums. These cryptographic primitives can be deployed as software libraries or hardware coprocessors. Hardware coprocessors are mostly employed in Systems on Chip (SoC) scenarios, embedded devices, or application-specific servers. Available solutions based on RSA or Elliptic Curve Cryptography (ECC) are highly processing intensive because of the underlying extended precision modular arithmetic, and hence they are not available on the most energy constrained platforms. To provide asymmetric primitives in those restricted devices, we evaluate another asymmetric encryption scheme implementable with lightweight arithmetic, called McEliece. McEliece was proposed with binary Goppa codes during same year of RSA with public keys 50 times larger. Because of such large keys it has not gained as much attention as RSA or ECC. With the adoption of binary Quasi- Dyadic Goppa (QD-Goppa) codes it is possible to attain practical security levels with reasonably small keys. To evaluate a hardware implementation of this scheme, we investigate a scalable architecture that can be reconfigured according to project requirements. This architecture is suitable for all usual security levels, from 80 to 256-bit security, from the smallest unit to bigger ones. With our architecture implemented on a Spartan 3 FPGA for binary Goppa codes it is possible to decrypt in 5854 cycles with 4671 Slices, whilst in literature best results were in 10940 cycles with 7331 Slices.

Primitivas criptografias assimétricas são essenciais para conseguir comunicação segura numa rede ou meio público. Essas primitivas podem ser instaladas como bibliotecas de software ou como coprocessadores de hardware. Coprocessadores de hardware são muito utilizados em cenários como Systems on Chip (SoC), dispositivos embarcados ou servidores de aplicações específicas. Coprocessadores existentes baseados em RSA ou curvas ellipticas (ECC) fazem um processamento intenso por causa da aritmética modular de grande precisão, portanto não estão disponíveis em plataformas com quantidade de energia mais restrita. Para prover primitivas assimétricas para esses dispositivos, será avaliado um esquema de cifração assimétrica que utiliza artimética de pequena precisão, chamado McEliece. McEliece foi proposto com códigos de Goppa binários durante o mesmo ano que o RSA, porém com chaves públicas 50 vezes maiores. Por causa de chaves tão grandes ele não ganhou muita atenção como RSA e ECC. Com a adoção de códigos Quase-Diádicos de Goppa binários é possível obter níveis de segurança práticos com chaves relativamente pequenas. Para avaliar uma implementação em hardware para esse esquema, foi proposto uma arquitetura escalável que pode ser configurada de acordo com os requisitos do projeto. Essa arquitetura pode ser utilizada em todos os níveis de segurança, de 80 até 256 bits de segurança, da menor unidade até as maiores. Nossa arquitetura foi implementada na família de FPGAs Spartan 3 para códigos de Goppa binários, onde foi possível decifrar em 5854 ciclos com 4671 Slices, enquanto que na literatura os melhores resultados obtidos são de 10940 ciclos para 7331 Slices. / Asymmetric cryptographic primitives are essential to enable secure communications on public networks or public mediums. These cryptographic primitives can be deployed as software libraries or hardware coprocessors. Hardware coprocessors are mostly employed in Systems on Chip (SoC) scenarios, embedded devices, or application-specific servers. Available solutions based on RSA or Elliptic Curve Cryptography (ECC) are highly processing intensive because of the underlying extended precision modular arithmetic, and hence they are not available on the most energy constrained platforms. To provide asymmetric primitives in those restricted devices, we evaluate another asymmetric encryption scheme implementable with lightweight arithmetic, called McEliece. McEliece was proposed with binary Goppa codes during same year of RSA with public keys 50 times larger. Because of such large keys it has not gained as much attention as RSA or ECC. With the adoption of binary Quasi- Dyadic Goppa (QD-Goppa) codes it is possible to attain practical security levels with reasonably small keys. To evaluate a hardware implementation of this scheme, we investigate a scalable architecture that can be reconfigured according to project requirements. This architecture is suitable for all usual security levels, from 80 to 256-bit security, from the smallest unit to bigger ones. With our architecture implemented on a Spartan 3 FPGA for binary Goppa codes it is possible to decrypt in 5854 cycles with 4671 Slices, whilst in literature best results were in 10940 cycles with 7331 Slices.