Este trabalho propõe e avalia uma nova abordagem para projeto de circuitos dedicados utilizando matrizes pré-difundidas. A principal vantagem desta abordagem, denominada Marcela, reside na decomposição lógica do circuito a ser implementado em termos de primitivas disponíveis na matriz escolhida. Aplicando-se tal procedimento, alcança-se grande flexibilidade em termos de posicionamento e roteamento, levando a uma melhor taxa de ocupação. Primeiramente, é feito um levantamento das abordagens para pré-difundidos correntemente encontradas e uma taxonomia baseada nas características mais relevantes é definida. As principais características da metodologia TRANCA são também mostradas. Leiautes gerados com os módulos TRAMO e TRAGO são analisados e algumas modificações na metodologia são sugeridas, visando uma exploração mais eficiente dos dois níveis de metal. As bases para o desenvolvimento da abordagem Marcela são então descritas. A abordagem consiste de uma nova arquitetura para pré-difundidos e uma estratégia específica de ocupação. As principais características da matriz de propósito geral Marcela, primeira a ser definida, são a ausência de canais de roteamento, com as conexões sendo realizadas sobre as células, e a utilização de quatro tipos de células básicas, cada uma dedicada à implementação de uma função lógica primitiva. As células básicas estão organizadas em unidades básicas, as quais são repetidas regularmente para formar a matriz, numa abordagem denominada mar de células. O problema do assinalamento de células e suas particularidades são solucionados utilizando-se uma combinação entre alocação sequencial e técnicas de particionamento. Primeiro, é alocada a mínima superfície da matriz capaz de comportar o circuito em questão, numa fase chamada pré-assinalamento. Na fase de otimização, partições são geradas respeitando a integridade das unidades básicas e trocas de células são realizadas entre os blocos de cada nova partição, em dois passos: trocas individuais, enquanto o bloco de destino não estiver cheio, e trocas de pares. Para o roteamento, foi desenvolvida no CPGCC/UFRGS uma ferramenta específica para ser utilizada em leiautes gerados segundo a metodologia TRANCA. Esta ferramenta, denominada MARTE [JOH 92a][JOH 92b], emprega o algoritmo de Lee básico com algumas modificações, tal como a geração de doglegs para trocas entre trilhas adjacentes. Com a finalidade de validar a abordagem, foram implementados alguns circuitos utilizando a abordagem Marcela e uma abordagem sea-of-gates tradicional. Para circuitos pequenos, tal como um flip-flop D, Marcela produziu uma melhor distribuição de conexões, a qual resulta em aumento da transparência. Porém, a taxa de ocupação encontrada foi menor do que a do circuito projetado com sea-of-gates. Por outro lado, para circuitos de complexidade maior, a área ocupada pode resultar bem menor do que no caso de se usar sea-of-gates, desde que sejam realizadas transformações lógicas apropriadas sobre a descrição equivalente Marcela ou uma matriz conveniente seja escolhida. Exemplos de leiautes desenvolvidos mostram que taxas de ocupação tão altas quanto 75% são atingidas. Finalmente, da observação de circuitos gerados automaticamente, foram tiradas conclusões sobre modificações na arquitetura da matriz e nos algoritmos, de forma a melhorar as taxas de ocupação para qualquer tipo de circuito. / This work proposes and evaluates a new approach for the design of ASICs using prediffused masterslices. The main advantage of this approach, called Marcela, relles on logic decomposition of the circuit to be implemented into the chosen masterslice available primitives. By applying this procedure, a great placement and routing flexibility is achieved, thus leading to a better transistor utilization rate. First, a survey on current prediffused approaches is done and an specific taxonomy is defined based on the main important features encountered. Also the main features of TRANCA methodology are shown. Layouts generated using TRAGO and TRAMO modules are analyzed and some modifications in the methodology are suggested, in order to better exploit both first and second metal layers. Marcela approach development basis are described. The approach consists of a new prediffused architecture and an specific occupation strategy. The main architectural features of the general purpose Marcela masterslice are the absence of routing channels, with the connections running over the cells, and the utilization of four types of basic cells, each of them dedicated to perform one primitive logic function. Basic cells are organized into basic units, which are spread a11 over the masterslice, in a so called sea-of-cells approach. The assignment problem and its peculiarities are solved by using a combination of sequential cell allocation and quadrature partition techniques. But first of all, a minimum masterslice area is allocated in a phase called preassignment. In the optimization phase, partitions are generated respecting basic units integrity and cell interchanges are applied to each new partition, following two steps: individual changes, while the target block is not, full. and pairwise interchange. For the routing problem, an specific tool has been developed at CPGCC/UFRGS for any module generator in which TRANCA methodology is applied. This tool, called MARTE [JOH 92a][JOH 92b], employs a basic Lee algorithm with some modifications as dogleg generation for changes between adjacent tracks. In order to validate the approach, some circuits have been implemented using a traditional sea-of-gates and Marcela approaches. For small circuits, as a D flip-flop, Marcela approach has produced a better wiring distribution, which results in increase of transparency. But the occupation rate was found to be smaller than that of the sea-of-gates approach. On the other hand, for more complex circuits the amount of used area can be smaller than that of sea-of-gates case, since appropriate logic transformations are applied to the Marcela logic equivalent or a well suit masterslice is used. Implemented examples show that utilization rates as high as 0.75 are achieved. Finally, from the observation of automatically generated layouts some modifications in masterslice architecture and in the algorithms are figured out.

Este trabalho propõe e avalia uma nova abordagem para projeto de circuitos dedicados utilizando matrizes pré-difundidas. A principal vantagem desta abordagem, denominada Marcela, reside na decomposição lógica do circuito a ser implementado em termos de primitivas disponíveis na matriz escolhida. Aplicando-se tal procedimento, alcança-se grande flexibilidade em termos de posicionamento e roteamento, levando a uma melhor taxa de ocupação. Primeiramente, é feito um levantamento das abordagens para pré-difundidos correntemente encontradas e uma taxonomia baseada nas características mais relevantes é definida. As principais características da metodologia TRANCA são também mostradas. Leiautes gerados com os módulos TRAMO e TRAGO são analisados e algumas modificações na metodologia são sugeridas, visando uma exploração mais eficiente dos dois níveis de metal. As bases para o desenvolvimento da abordagem Marcela são então descritas. A abordagem consiste de uma nova arquitetura para pré-difundidos e uma estratégia específica de ocupação. As principais características da matriz de propósito geral Marcela, primeira a ser definida, são a ausência de canais de roteamento, com as conexões sendo realizadas sobre as células, e a utilização de quatro tipos de células básicas, cada uma dedicada à implementação de uma função lógica primitiva. As células básicas estão organizadas em unidades básicas, as quais são repetidas regularmente para formar a matriz, numa abordagem denominada mar de células. O problema do assinalamento de células e suas particularidades são solucionados utilizando-se uma combinação entre alocação sequencial e técnicas de particionamento. Primeiro, é alocada a mínima superfície da matriz capaz de comportar o circuito em questão, numa fase chamada pré-assinalamento. Na fase de otimização, partições são geradas respeitando a integridade das unidades básicas e trocas de células são realizadas entre os blocos de cada nova partição, em dois passos: trocas individuais, enquanto o bloco de destino não estiver cheio, e trocas de pares. Para o roteamento, foi desenvolvida no CPGCC/UFRGS uma ferramenta específica para ser utilizada em leiautes gerados segundo a metodologia TRANCA. Esta ferramenta, denominada MARTE [JOH 92a][JOH 92b], emprega o algoritmo de Lee básico com algumas modificações, tal como a geração de doglegs para trocas entre trilhas adjacentes. Com a finalidade de validar a abordagem, foram implementados alguns circuitos utilizando a abordagem Marcela e uma abordagem sea-of-gates tradicional. Para circuitos pequenos, tal como um flip-flop D, Marcela produziu uma melhor distribuição de conexões, a qual resulta em aumento da transparência. Porém, a taxa de ocupação encontrada foi menor do que a do circuito projetado com sea-of-gates. Por outro lado, para circuitos de complexidade maior, a área ocupada pode resultar bem menor do que no caso de se usar sea-of-gates, desde que sejam realizadas transformações lógicas apropriadas sobre a descrição equivalente Marcela ou uma matriz conveniente seja escolhida. Exemplos de leiautes desenvolvidos mostram que taxas de ocupação tão altas quanto 75% são atingidas. Finalmente, da observação de circuitos gerados automaticamente, foram tiradas conclusões sobre modificações na arquitetura da matriz e nos algoritmos, de forma a melhorar as taxas de ocupação para qualquer tipo de circuito. / This work proposes and evaluates a new approach for the design of ASICs using prediffused masterslices. The main advantage of this approach, called Marcela, relles on logic decomposition of the circuit to be implemented into the chosen masterslice available primitives. By applying this procedure, a great placement and routing flexibility is achieved, thus leading to a better transistor utilization rate. First, a survey on current prediffused approaches is done and an specific taxonomy is defined based on the main important features encountered. Also the main features of TRANCA methodology are shown. Layouts generated using TRAGO and TRAMO modules are analyzed and some modifications in the methodology are suggested, in order to better exploit both first and second metal layers. Marcela approach development basis are described. The approach consists of a new prediffused architecture and an specific occupation strategy. The main architectural features of the general purpose Marcela masterslice are the absence of routing channels, with the connections running over the cells, and the utilization of four types of basic cells, each of them dedicated to perform one primitive logic function. Basic cells are organized into basic units, which are spread a11 over the masterslice, in a so called sea-of-cells approach. The assignment problem and its peculiarities are solved by using a combination of sequential cell allocation and quadrature partition techniques. But first of all, a minimum masterslice area is allocated in a phase called preassignment. In the optimization phase, partitions are generated respecting basic units integrity and cell interchanges are applied to each new partition, following two steps: individual changes, while the target block is not, full. and pairwise interchange. For the routing problem, an specific tool has been developed at CPGCC/UFRGS for any module generator in which TRANCA methodology is applied. This tool, called MARTE [JOH 92a][JOH 92b], employs a basic Lee algorithm with some modifications as dogleg generation for changes between adjacent tracks. In order to validate the approach, some circuits have been implemented using a traditional sea-of-gates and Marcela approaches. For small circuits, as a D flip-flop, Marcela approach has produced a better wiring distribution, which results in increase of transparency. But the occupation rate was found to be smaller than that of the sea-of-gates approach. On the other hand, for more complex circuits the amount of used area can be smaller than that of sea-of-gates case, since appropriate logic transformations are applied to the Marcela logic equivalent or a well suit masterslice is used. Implemented examples show that utilization rates as high as 0.75 are achieved. Finally, from the observation of automatically generated layouts some modifications in masterslice architecture and in the algorithms are figured out.

Este trabalho trata de pesquisa de soluções para a síntese física de circuitos integrados menos susceptíveis aos efeitos de variabilidade decorrentes do uso de tecnologias de fabricação com dimensões nanométricas. Também apresenta a pesquisa e o desenvolvimento de uma ferramenta para a geração de leiautes regulares denominada R-CAT. A regularidade geométrica é explorada pela repetição de padrões básicos de leiaute ao longo de uma matriz. A regularidade é apontada como uma das melhores alternativas para lidar com os atuais problemas de fabricação em tecnologias submicrônicas. Projetos regulares são menos suscetíveis aos problemas de litografia, aumentam o yield e diminuem o tempo gasto em re-projeto. Além disso, circuitos regulares apresentam maior previsibilidade de resultados de potência, atraso e yield, principalmente pelo fato das células estarem pré-caracterizadas. A ferramenta desenvolvida visa o trabalho com dois tipos de síntese física para leiautes regulares, produzindo circuitos integrados personalizáveis por todas as máscaras ou circuitos personalizáveis por algumas máscaras. O principal objetivo deste gerador é a facilidade de conversão e adaptação dependendo da abordagem de matriz escolhida. Isso facilitará a comparação entre diferentes alternativas de matrizes, a adoção de blocos lógicos diversos e de novas tecnologias. O gerador de leiautes R-CAT identifica células adjacentes com conexões em comum entre elas e realiza a conexão entre essas células em metal 1, reduzindo o número de conexões a ser realizado pelo roteador em até 10%. A ferramenta R-CAT está inserida em um fluxo de projeto e depende do método de síntese lógica adotado. Duas ferramentas de síntese lógica foram utilizadas: SIS e OrBDDs, oferecendo duas linhas de projeto: a primeira priorizando a área e a segunda priorizando timing e interconexões curtas. Ambas respeitando a mesma regularidade geométrica imposta pela matriz. Os resultados obtidos demonstram que as matrizes SIS ocupam 53% menos área do que a estratégia orBDD e reduzem o wire length em 30%. Uma área menor é obtida devido ao fato da ferramenta SIS gerar descrições com a metade de células lógicas e nets. Entretanto, as matrizes R-CAT OrBDD apresentam menor wire length médio, menor fan-out (redução de 15%), menor delay e maior roteabilidade. As sínteses OrBDD apresentam poucas nets não roteadas sem a inserção de trilhas extras. Além disso, as matrizes R-CAT atingiram resultados até 40% menores em wire length e reduções de área de até 46% em relação às matrizes MARTELO. / This work presents a research for physical synthesis of integrated circuits, which are less susceptible to the effects of variability observed in fabrication technologies using nanometers scale. Moreover, it presents a CAD tool developed to generate regular layouts, which is called R-CAT. The geometric regularity is achieved using basic patterns repeated along one matrix structure. Regularity is pointed like one of the best alternatives to deal with submicron technologies issues. Regular designs are less susceptible to lithographic problems, improve the yield and decrease the time to re-spin. Furthermore, regular circuits improve predictability of power consumption, timing and yield results, because the cells are pre-characterized. The developed tool focuses on two types of physical synthesis for regular layouts, producing either integrated circuit customized using all masks or integrated circuits customized using some masks. The main goal is the facility of conversion and adaptation depending on the chosen matrix approach. This will make easier the comparison of different matrix approaches, besides the adoption of several logic blocks and new technologies. R-CAT layout generator identifies adjacent cells that are placed in a same row and have common connections between them. In this case, the generator can make these connections in Metal 1. This technique reduces the number of connections to be done by the router. The experiments showed that this technique is able to reduce about 10% the number of connections to be done. This tool is inserted into a design flow and it is dependent of the logic synthesis methodology adopted. Two logical syntheses tools were used in the flow: SIS and OrBDDs. R-CAT SIS and R-CAT orBDD Matrices were generated for a set of circuits. The use of R-CAT tool with SIS and orBDD logical synthesis offers two design lines: the first one highlights area and the second one emphasize timing and short connections. Both of them respect the same geometric regularity. The results demonstrate that SIS matrices present 53% less area than orBDD approach and reduce the wire length by 30%. The area reduction is achieved because the SIS tool generates descriptions with the half of logic cells and nets. Nevertheless, the R-CAT orBDD matrices decreased the medium wire length, reduced the fan-out in 15%, reduced the delay and improved the routability. orBDD synthesis presents few non-routed nets without extra tracks insertion. Moreover, the R-CAT matrices obtained about 40% better results in wire length and they reduced area in 46% when compared to MARTELO matrices.

Cell-based design is a widely adopted design approach in current Application Specific Integrated Circuits (ASIC) and System-on-Chip (SOC) designs. A standard cell library is a collection of basic building blocks that can be used in cell-based design. The use of a standard cell library offers shorter design time, induces fewer errors in the design process, and is easier to maintain. Development of a cell library is laborious, prone to errors and even a small error on a library cell can possibly be disastrous due to repeated use of the cell in a design. In this thesis, we investigated ways to automate the process for development of a cell library, specifically TSMC 0.18-micron CMOS standard cell library. We examined various steps in the design flow to identify required repetitive tasks for individual cells. Those steps include physical verification, netlist extraction, cell characterization, and generation of Synopsys Liberty Format file. We developed necessary scripts in Skill, Tcl, Perl and Shell to automate those steps. Additionally, we developed scripts to automate the quality assurance process of the cell library, where quality assurance consists of verifying the entire ASIC design flow adopted for the Virginia Tech VLSI Telecommunications (VTVT) lab. Our scripts have been successfully used to develop our TSMC 0.18-micron library and to verify the quality assurance. The first version of the cell library was released on November 1, 2007 to universities worldwide, and as of March 2008, 20 universities have received the library from us. / Master of Science

Submitted by Sandro Camargo (sandro.camargo@unipampa.edu.br) on 2015-05-09T19:09:43Z No. of bitstreams: 1 117110018.pdf: 4311604 bytes, checksum: 0978b40aef931c296de315514d7d64ac (MD5) / Made available in DSpace on 2015-05-09T19:09:43Z (GMT). No. of bitstreams: 1 117110018.pdf: 4311604 bytes, checksum: 0978b40aef931c296de315514d7d64ac (MD5) Previous issue date: 2012-11-22 / A indústria de microeletrônica tem a sua evolução ditada pela necessidade cada vez maior de integração de circuitos como memórias e processadores, fazendo com que os dispositivos semicondutores sejam cada vez mais miniaturizados. Esta miniaturização implica processos de fabricação cada vez mais complexos, resultando em uma grande variabilidade de parâmetros. O projeto de circuitos analógicos torna-se cada vez mais complexo, pois em geral é altamente suscetível às variações de processo, o que afeta a sua produtividade. Uma das partes mais complexas deste projeto é o dimensionamento dos dispositivos que compõem o circuito, pois o espaço de projeto é altamente não-linear e nem sempre se conhece a localização do seu ponto ótimo. Neste contexto, este trabalho tem como objetivo o desenvolvimento de uma ferramenta para o dimensionamento automático de circuitos integrados analógicos, capaz de lidar com a variabilidade dos parâmetros e visando aumentar a produtividade do circuito gerado. Esta ferramenta baseia-se no dimensionamento do circuito como um problema de otimização baseado em simulação elétrica SPICE. O objetivo principal é receber as especificações requeridas de uma topologia de circuito e, através de técnicas de inteligência artificial, explorar o espaço de soluções em busca de soluções otimizadas que atendam às restrições impostas. Além disso, espera se obter soluções que atendam às especificações requeridas mesmo com variações no processo de fabricação. Para isso, são empregadas técnicas de design centering de modo a maximizar a produtividade do circuito. A ferramenta desenvolvida foi implementada de maneira modular, permitindo que a análise do dimensionamento do circuito possa ser realizada sob diferentes aspectos. Como resultado, este trabalho apresenta duas topologias de amplificadores operacionais automaticamente dimensionadas em tecnologia CMOS, tendo como objetivo a minimização da área de gate e da potência dissipada, além da maximização da produtividade. Os circuitos gerados apresentaram melhor desempenho em comparação com resultados descritos na literatura. / The microelectronics industry has the CMOS technology evolution dictated by the capability of integration of digital circuits such as memories and processors, causing the semiconductor devices miniaturization. The miniaturization leads to complex manufacturing processes with high parameters variation. Analog circuit designs are complex and highly susceptible to process variations, affecting the circuit yield. One of the most complex part of the analog design is the circuit sizing, since the possible solutions have a highly nonlinear design space and the optimal solution is not known. In this context, this work aims at developing a tool for the automatic sizing of analog integrated circuits that is able to deal with parameter variation in order to yield maximization. This tool is based on the circuit sizing as an optimization problem based on electrical SPICE simulations. The main objective is to receive the required specifications of a circuit topology and, by means of artificial intelligence techniques, to explore the design space for optimized solutions that meet the circuit constraints. Furthermore, it is expected to obtain solutions which meet the specifications required even with the presence of variations in the manufacturing process. For this purpose, design centering techniques are implemented for yield maximization. The tool is implemented with modular functions, enabling the sizing process on different configurations. As results, this work present the automatic design of two CMOS operational amplifiers topologies, with the goal to reduce the power dissipation and the gate area and to maximize the yield. The results present good performance when compared to similar designs found in literature.

Since the proliferation of CAD tools, visualizations have gained importance.. They provide invaluable visual feedback at the time of design, regardless whether it is fbi civil engineering or electronic circuit design-layout. Typically dynamic visualizations are produced in a two phase process: the calculation of positions and rendering of the image and its presentation as an animated video clip. This is a slow process that is unsuitable fbr interactive CAD visualizations, because the former two require finite element analysis Faster hardware eases the problem, but does not overcome it, because the algorithms are still too slow. Our MEMS CAD project works towards methods and techniques that are suitable for interactive design, with faster methods. The purpose of this PhD thesis is to contribute to the design of an interactive virtual prototyping of Micro Electro Mechanical Systems (MEMS) This research comprises the analysis of the visualization techniques that are appropriate for these tasks and identifying the difficulties that need to be overcome to be able to offer a MEMS design engineer a meaningful and interactive CAD design environment Such a VR-CAD system is being built in our research group with many participants in the team. Two particular problems are being addressed by presenting algorithms for truthful VR visualization methods: one is for displaying objects that are different in size on the computer screen. The other is modelling unsynchronized motion dynamics, that is different objects moving simultaneously at very high and vety low speed, by proposing stroboscopic simulation to present their dynamics on the screen They require specific size scaling and time scaling and filtering. It is these issues and challenges which make the design of a MEMS CAD tool different from other CAD tools. In the thesis I present algorithms for displaying animated virtual reality for MEMS virtual prototyping in a physically truthful way by using the simulated stroboscopic illumination to filter animated images to make it possible to show unsynchronized motion.. A scaling method was used to show or hide objects which cannot be shown simultaneously on the computer screen because of their large difference in size. The visualization of objects being designed and their animations is done with much consideration of visual perception and computer capability, which is rising attention, but not too often mentioned in the visualization domain.

Motivation: As the human genome project progresses and some microbial and eukaryotic genomes are recognized, numerous biotechnological processes have attracted increasing number of biologists, bioengineers and computer scientists recently. Biotechnological processes profoundly involve production and analysis of highthroughput experimental data. Numerous sequence libraries of DNA and protein structures of a large number of micro-organisms and a variety of other databases related to biology and chemistry are available. For example, microarray technology, a novel biotechnology, promises to monitor the whole genome at once, so that researchers can study the whole genome on the global level and have a better picture of the expressions among millions of genes simultaneously. Today, it is widely used in many fields- disease diagnosis, gene classification, gene regulatory network, and drug discovery. For example, designing organism specific microarray and analysis of experimental data require combining heterogeneous computational tools that usually differ in the data format; such as, GeneMark for ORF extraction, Promide for DNA probe selection, Chip for probe placement on microarray chip, BLAST to compare sequences, MEGA for phylogenetic analysis, and ClustalX for multiple alignments. Solution: Surprisingly enough, despite huge research efforts invested in DNA array applications, very few works are devoted to computer-aided optimization of DNA array design and manufacturing. Current design practices are dominated by ad-hoc heuristics incorporated in proprietary tools with unknown suboptimality. This will soon become a bottleneck for the new generation of high-density arrays, such as the ones currently being designed at Perlegen [109]. The goal of the already accomplished research was to develop highly scalable tools, with predictable runtime and quality, for cost-effective, computer-aided design and manufacturing of DNA probe arrays. We illustrate the utility of our approach by taking a concrete example of combining the design tools of microarray technology for Harpes B virus DNA data.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.