Made available in DSpace on 2015-04-14T14:49:59Z (GMT). No. of bitstreams: 1 388690.pdf: 2802536 bytes, checksum: beac88da72f762dd87b500ad3e316c7c (MD5) Previous issue date: 2006-03-31 / O desenvolvimento de software dirigido por modelos, com a MDA, requer o refinamento de modelos de sistemas, inicialmente especificados em alto n?vel e sem caracter?sticas de plataformas, em modelos dependentes de plataformas. A Model Driven Architecture (MDA) apresenta uma t?cnica de modelagem voltada para arquiteturas, em que ? necess?rio aplicar mapeamentos e transforma??es em modelos de sistemas para plataformas. Esse trabalho apresenta a abordagem FOMDA (Features-Oriented Model-Driven Architecture), que permite a desenvolvedores especificar modelos e gerenciar transforma??es adotando a t?cnica MDA. A abordagem FOMDA combina Modelos de Features e MDA em um ambiente onde desenvolvedores s?o habilitados para representar caracter?sticas atrav?s de features, mapeando-as para transforma??es que geram a aplica??o final. Este trabalho tamb?m apresenta um estudo de caso, que utiliza a abordagem FOMDA para auxiliar no desenvolvimento de um sistema de tempo real embarcado

Made available in DSpace on 2015-04-14T14:50:00Z (GMT). No. of bitstreams: 1 448655.pdf: 3228559 bytes, checksum: af4e73cef74eca9bd8a7fea60aae927f (MD5) Previous issue date: 2013-03-22 / Several new applications are composed by heterogeneity of tasks implying high complexity degree, and requiring high processing and communicating rate. Multiprocessor System-on-Chip (MPSoC) based on Network-on-Chip (NoC) is a promising targeting architecture to fulfill these requirements, due to its high computation and communication parallelism that enables several tasks executed at the same time. Furthermore, these applications requirements are better fulfilled by MPSoC composed by different types of processors heterogeneous MPSoC. One challenge in current heterogeneous MPSoC design is partitioning of application tasks, aiming energy consumption minimization and fair load balance. This work contribution is twofold: (i) analysis and comparison of partitioning algorithms; and (ii) the evaluation of partitioning as a pre-mapping task. This work analyzes and compares stochastic and new heuristic partitioning algorithms for obtaining low energy consumption and efficient load balance when applied to tasks partitioning onto heterogeneous MPSoC. In addition, performance results obtained from simulations indicate that the static partitioning technique can be used on application tasks before mapping activities to improve the quality on the static or dynamic mapping and also for minimizing processing time. / V?rias aplica??es novas s?o compostas por uma heterogeneidade de tarefas implicando alto grau de complexidade, e requerendo grande capacidade de processamento e comunica??o eficiente. Multiprocessor System-on-Chip (MPSoC) baseado em Network-on-Chip (NoC) ? uma arquitetura alvo promissora com capacidade de atender diversos requisitos de uma aplica??o alvo, devido ? alta capacidade de computa??o e grande paralelismo de comunica??o que possibilitam a execu??o de diversas tarefas simultaneamente. Al?m disso, requisitos de diversas aplica??es embarcadas s?o melhores atendidos por um MPSoC composto por v?rios tipos de processadores MPSoC heterog?neo. Um desafio atual no projeto de MPSoC heterog?neo ? particionar tarefas, almejando minimizar consumo de energia e ter balanceamento de carga apropriado. Este trabalho contribui duplamente em: (i) an?lise e compara??o de algoritmos de particionamento; e (ii) avalia??o do particionamento como uma atividade pr?-mapeamento. Este trabalho analisa e compara algoritmos de particionamentos estoc?sticos e heur?sticos, elaborados para obter baixo consumo de energia e balanceamento de carga eficiente quando aplicados a particionamento de tarefas em um MPSoC heterog?neo. Al?m disto, resultados de desempenho, obtidos atrav?s de simula??es, indicam que a t?cnica de particionamento est?tico de tarefas pode ser previamente aplicada ? atividade de mapeamento de grupos de tarefas em processadores da arquitetura alvo, aprimorando a qualidade do mapeamento est?tico ou din?mico, e ainda, minimizando o tempo de processamento.

Made available in DSpace on 2015-04-14T14:50:01Z (GMT). No. of bitstreams: 1 448654.pdf: 3794673 bytes, checksum: 27e1f6f68c147a8709c4d67ce49eed05 (MD5) Previous issue date: 2013-03-11 / The growing number of manufactured transistors in embedded systems follows the trend of Moore s Law, which states that every eighteen months the number of transistors on integrated circuits doubles, while its cost remains constant. Another important issue in embedded systems is that applications with more than one processor are increasingly present in market. These devices with several processing elements are named MPSoCs (Multiprocessor System-on-Chip). MPSoCs enables the development of complex systems, together with high performance. Applications executing in MPSoC have constraints to be respected. To meet these constraints, management techniques and resources adaptability should be researched and developed. This work presents the development and evaluation of adaptive management techniques that enable applications executing in MPSoCs to meet their performance requirements. The MPSoC management uses monitoring techniques, which evaluate applications constraints, as throughput and latency. When violations are detected by the monitoring infrastructure, adaptive techniques are executed. In the scope of this work, two techniques were developed: dynamic change in the priority scheduling of tasks and task migration. The evaluation of the proposed techniques is carried out using the HeMPS MPSoC, with centralized and distributed resource management. Results show that, regardless the resource management technique adopted, the proposed adaptive techniques decrease latency and jitter, without affecting the total execution time of applications. With performed adaptive techniques the total execution time wasn t penalized, in presented experiments increased 7%. / A capacidade de integra??o em sistemas embarcados acompanha a tend?ncia da Lei de Moore, a qual prev? que a cada dezoito meses o n?mero de transistores em circuitos integrados dobra, enquanto seu custo permanece constante. Outra observa??o importante em sistemas embarcados ? que aplica??es com mais de um processador est?o cada vez mais presentes no mercado. Estes dispositivos com diversos elementos de processamento s?o denominados MPSoCs (do ingl?s, Multiprocessor Sytem-on-Chip). Os MPSoCs permitem o desenvolvimento de sistemas complexos, com alto desempenho. Para que um MPSoC atenda ?s restri??es das aplica??es nele executadas, t?cnicas de ger?ncia e adaptabilidade de recursos devem ser pesquisadas e desenvolvidas. O presente trabalho apresenta o desenvolvimento e avalia??o de t?cnicas de controle adaptativo para atendimentos a requisitos de aplica??es executando em MPSoCs. Para efetuar o controle do MPSoC utiliza-se o mecanismo de monitoramento das aplica??es. A t?cnica de monitoramento analisa os requisitos das aplica??es, em tempo de execu??o, verificando poss?veis viola??es nestes requisitos, como vaz?o e lat?ncia. O monitoramento ? o gatilho para a execu??o das t?cnicas adaptativas desenvolvidas no escopo deste trabalho: altera??o din?mica na prioridade de escalonamento de tarefas e migra??o de tarefas. Para avaliar as t?cnicas propostas, foi utilizado a plataforma HeMPS com ger?ncia de recursos centralizada e distribu?da. Os resultados mostram que, independente da ger?ncia de recursos que se utiliza, centralizada ou distribu?da, as t?cnicas de adaptabilidade proveem redu??o de lat?ncia e jitter, sem comprometimento do tempo total de execu??o das aplica??es. Com a execu??o das t?cnicas de adaptabilidade, o tempo total de execu??o da aplica??o principal n?o ? penalizado, nos casos de teste, melhorando-se em at? 7%.

Made available in DSpace on 2015-04-14T14:50:14Z (GMT). No. of bitstreams: 1 459531.pdf: 3667250 bytes, checksum: bb55b361fd8ade0691af28d700b6b8f9 (MD5) Previous issue date: 2012-11-28 / One of the difficulties faced by unmanned vehicles operators is to understand the situation of the vehicle in the local where it is and the relationship of the events that occur there with the vehicle and with the mission that is being executed. This may happen due to the type of control station used and the resources available both in the station as in the vehicle. In this context, this paper investigates how the technologies of Virtual Reality, Augmented Reality and Immersive Telepresence, when used simultaneously, are able to increase the situational awareness of unmanned vehicle operator and the navigation efficiency. For this reason, this paper proposes a control and navigation system to unmanned ground vehicle whose main feature is the simultaneous use of resources related to Virtual Reality, Augmented Reality and Immersive Telepresence. Besides the system, as a way to facilitate the evaluation of this system, were implemented also an unmanned ground vehicle simulator and a tool for visualization and analysis the data generated during the use of the simulator. Regarding of the navigation efficiency, this system was evaluated from the data that describe the vehicle behavior. Concerning the situational awareness, this system was evaluated using the SAGAT method. The results obtained indicate that an immersive instrument is useful when the tasks executed by the vehicle depend on the detailed observation of the local where the vehicle is. However, tasks associated with the pure and simple navigation can be executed with good performance even without the immersive instrument. / Uma das dificuldades enfrentadas pelos operadores de ve?culos n?o tripulados ? entender a situa??o do ve?culo no local onde ele se encontra e a rela??o dos eventos que l? ocorrem com o ve?culo e com a miss?o sendo realizada. Isto pode acontecer devido ao tipo de esta??o de controle utilizada e aos recursos dispon?veis tanto na esta??o quanto no ve?culo. Neste contexto, este trabalho investiga o quanto as tecnologias de Realidade Virtual, Realidade Aumentada e Telepresen?a Imersiva, quando empregadas de forma simult?nea, s?o capazes de aumentar a consci?ncia situacional do operador de um ve?culo n?o tripulado e a efici?ncia da navega??o. Para isso, este trabalho prop?e um sistema de controle e navega??o aplic?vel a ve?culos terrestres n?o tripulados cuja principal caracter?stica ? o emprego simult?neo de recursos ligados a Realidade Virtual, Realidade Aumentada e Telepresen?a Imersiva. Como forma de viabilizar a avalia??o deste sistema, foram implementados tamb?m um simulador de ve?culo terrestre n?o tripulado e uma ferramenta de visualiza??o e an?lise dos dados gerados durante o uso do simulador. No que diz respeito ? efici?ncia de navega??o, este sistema foi avaliado a partir dos dados que descrevem o comportamento do ve?culo. Quanto ? consci?ncia situacional, este sistema foi avaliado atrav?s do m?todo SAGAT. Os resultados obtidos indicam que um aparato imersivo ? ?til quando as tarefas realizadas atrav?s do ve?culo dependem da observa??o detalhada do local onde o ve?culo se encontra. Entretanto, tarefas associadas ? navega??o pura e simples podem ser realizadas com bom desempenho mesmo sem o aparato imersivo.

Made available in DSpace on 2015-04-14T14:50:21Z (GMT). No. of bitstreams: 1 380878.pdf: 1375038 bytes, checksum: 4a0949656d8c8c055a95425d6e4ae376 (MD5) Previous issue date: 2006-01-19 / Em um sistema de processamento paralelo heterog?neo, a redu??o do tempo de resposta das aplica??es pode ser alcan?ada se for levada em considera??o a natureza heterog?nea do ambiente computacional. Este trabalho enquadra-se neste contexto e descreve o modelo cujo objetivo ? otimizar o desempenho de aplica??es paralelas MPI executadas sobre m?quinas agregadas heterog?neas. Para isto, desenvolve-se uma estrat?gia de escalonamento global dos processos que comp?em a aplica??o, a qual visa realizar um mapeamento equilibrado de processos aos n?s no in?cio da execu??o (est?tico), de modo a balancear a carga e tendo por conseq??ncia a minimiza??o do tempo de execu??o. Isto se d? de forma transparente ao usu?rio e ? gradativamente refinado ao longo das execu??es da aplica??o, atrav?s de um ciclo de adapta??o apoiado pela an?lise autom?tica de informa??es de monitora??o obtidas em execu??es pr?vias da mesma. Para avaliar o modelo, foi desenvolvida uma ferramenta que implementa o m?todo proposto. Esta ferramenta foi instalada e configurada no Centro de Pesquisa em Alto Desempenho (CPAD) localizado na PUCRS e uma an?lise de algumas aplica??es paralelas executadas atrav?s da ferramenta, no agregado principal do CPAD, ? apresentada.

Made available in DSpace on 2015-04-14T14:50:23Z (GMT). No. of bitstreams: 1 391995.pdf: 1694229 bytes, checksum: ee45120ceb9e6be4fdb62fcce97ad619 (MD5) Previous issue date: 2007-01-16 / A proposi??o de redes intra-chip (NoCs) para futuros e modernos sistemas embarcados baseia-se no fato de que barramentos apresentam degrada??o do desempenho quando compartilhados por um grande n?mero de n?cleos. Mesmo a pesquisa de NoCs sendo um campo relativamente novo, a literatura possui muitas proposi??es de arquiteturas de tais redes. Muitas destas proposi??es objetivam prover garantias de qualidade de Servi?o (QoS), o que ? essencial para aplica??es de tempo real e multim?dia. O m?todo mais amplamente usado para obter algum grau de garantia de QoS ? dividido em duas etapas. A primeira etapa ? caracterizar a aplica??o atrav?s da modelagem de tr?fego e simula??o. A segunda etapa consiste em dimensionar uma determinada rede para alcan?ar garantias de QoS. Projetos de NoCs destinados a atender QoS usualmente prov?em estruturas especializadas para permitir ou a cria??o de conex?es (chaveamento por circuito) ou a defini??o de prioridades para fluxos sem conex?o. ? poss?vel identificar tr?s desvantagens neste m?todo de duas etapas. Primeiro, n?o ? poss?vel garantir QoS para novas aplica??es que venham a ser executadas no sistema, se estas s?o definidas depois da fase de projeto da rede. Segundo, mesmo com garantias de lat?ncia fim-a-fim, m?todos sem o estabelecimento de conex?o podem introduzir jitter. Terceiro, modelar tr?fego precisamente para uma aplica??o complexa ? uma tarefa muito dif?cil. Se este problema ? contornado pela simplifica??o da fase de modelagem, erros podem ser introduzidos, conduzindo a uma parametriza??o da NoC pobremente adaptada para atender ? QoS requerida. Este documento tem dois principais objetivos. O primeiro ? avaliar o compromisso ?rea-desempenho e as limita??es do chaveamento por circuito e do escalonamento baseado em prioridades para prover QoS. Esta avalia??o mostra quando tais implementa??es s?o realmente apropriadas para atender requisitos de QoS, e quando mecanismos mais elaborados s?o necess?rios. O segundo objetivo ? propor o uso de um escalonamento baseado em taxas para atender requisitos de QoS, considerando o estado da NoC em tempo de execu??o. A avalia??o do chaveamento por circuito e do escalonamento baseado em prioridades mostra que: (i) chaveamento por circuito pode garantir QoS somente para um pequeno n?mero de fluxos; esta t?cnica apresenta baixa escalabilidade e pode desperdi?ar largura de banda; (ii) escalonamento baseado em prioridades pode apresentar comportamento melhor esfor?o e, em situa??es de pior caso, pode conduzir a uma lat?ncia inaceit?vel para fluxos de baixa prioridade, al?m de ser sujeito a jitter. Por estas limita??es, o escalonamento baseado em taxas surge com uma op??o para melhorar o desempenho de fluxos QoS quando cen?rios de tr?fego vari?veis s?o usados.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-05-14T12:56:48Z No. of bitstreams: 1 468499 - Texto Completo.pdf: 8036785 bytes, checksum: 3b209a73ae20fd5a151dce28ae0c0960 (MD5) / Made available in DSpace on 2015-05-14T12:56:48Z (GMT). No. of bitstreams: 1 468499 - Texto Completo.pdf: 8036785 bytes, checksum: 3b209a73ae20fd5a151dce28ae0c0960 (MD5) Previous issue date: 2015-03-06 / Effort estimation is in the core of a software development project since it is useful for cost estimation, resource allocation planning, and follow-up of software investment and budget. Given the importance of the area, there are several studies that are mainly concerned on proposing new models and on the use of new techniques to improve the accuracy of estimates or to evaluate the best model to be applied in a given context. In the specific context of software reengineering projects, there is a lack of related work. Indeed, on the contrary of what occurs for the development of new projects, there is very few knowledge on how the effort estimation is done in that type of projects. In this context, this work aims to propose a model to estimate effort in software reengineering, which includes the steps to carry-out for planning, implementation, monitoring and learning of this estimation. This model was proposed based on the related literature, challenges, good practices and lessons learned identified in two empirical studies in the industry. Such studies involved an exploratory field study and a case study in organizations that carry out software reengineering projects. / A estimativa de esfor?o ? um dos cernes de um projeto de desenvolvimento de software uma vez que ? usada para muitas finalidades, tais como, estimativa de custo, cronograma, aloca??o de recursos, or?amento e investimentos em software. Dada a relev?ncia da ?rea, existem diversas pesquisas que se preocupam principalmente em propor novos modelos e utilizar novas t?cnicas para melhorar a precis?o das estimativas ou avaliar o melhor modelo a ser aplicado em um dado contexto. No contexto espec?fico de projetos de reengenharia de software, h? car?ncia de trabalhos relacionados e, ao contr?rio do que ocorre para o desenvolvimento de um projeto novo, pouco se sabe sobre como ocorre a estimativa de esfor?o em projetos deste tipo na pr?tica. Neste contexto, este trabalho teve como objetivo propor um modelo para estimativa de esfor?o em reengenharia de software, que inclu? as etapas a serem realizadas para planejamento, aplica??o, monitoramento e aprendizagem desta estimativa. Tal modelo foi proposto com base na literatura relacionada, em desafios, boas pr?ticas e li??es aprendidas identificados na ind?stria a partir da realiza??o de dois estudos emp?ricos. Tais estudos envolveram um estudo de campo explorat?rio e estudo de caso, em organiza??es que realizam reengenharia de software.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-08-27T11:46:30Z No. of bitstreams: 1 474239 - Texto Completo.pdf: 3330077 bytes, checksum: 2bfb2e04b2e5f313e7953095ed5de917 (MD5) / Made available in DSpace on 2015-08-27T11:46:30Z (GMT). No. of bitstreams: 1 474239 - Texto Completo.pdf: 3330077 bytes, checksum: 2bfb2e04b2e5f313e7953095ed5de917 (MD5) Previous issue date: 2014-10-13 / Many companies have conducted Global Software Development projects to benefit from cheaper, faster and better software systems, products and services development. Companies also want to take advantage of time, expertise and talent pools, wherever they may be located in the world. Companies restructure their IT area by extending operations to offshore software development centers. Thus, Follow the Sun development is seen as a potential software development strategy for these companies. Follow the Sun can help with reducing the software development life cycle duration or time-to-market. However, while Follow the Sun concept looks promising in theory, it appears to be difficult to put into practice. Many software companies have tried to implement FTS, but have abandoned it after a while because of this difficulty to put it into practice. The lack of software practices and processes to close the gap between theory and practice is observed as the main barrier to the FTS evolution in Software Engineering and in the software industry. Thus, the goal of this thesis is to develop a software process model for Follow the Sun adoption in Global Software Development projects. The work was divided into three research phases: Exploratory, Development, and Evaluation and Evolution. In the Exploratory phase, best practices from the literature and lessons learned from a case study were identified for FTS development. From these results, a preliminary FTS software process model was built in the Development phase. A design validation method and an expert panel were conducted to evaluate the preliminary model in the Evaluation and Evolution phase. As a result of this process, the FTS-SPM: Follow the Sun Software Process Model has been proposed. The FTS-SPM comprises of six sub-processes and twenty-one best practices. It adoption contributes in increasing the probability of companies successfully implementing Follow the Sun and coping with the different challenges of Global Software Development. / Muitas organiza??es conduzem projetos de Desenvolvimento Global de Software para se beneficiar de sistemas, produtos e servi?os de desenvolvimento mais baratos, r?pidos e melhores. Organiza??es tamb?m buscam obter vantagens de tempo, experi?ncia de trabalho e disponibilidade de pessoas qualificadas, onde elas estiverem localizadas ao redor do mundo. Organiza??es est?o reestruturando as suas ?reas de TI, estendendo opera??es para centros de desenvolvimento de software offshore. Assim, o desenvolvimento Follow the Sun ? visto como uma potencial estrat?gia para essas organiza??es. O Follow the Sun visa reduzir a dura??o do ciclo de desenvolvimento do software ou time-to-market. Entretanto, enquanto o conceito Follow the Sun parece ser promissor na teoria, ele ? dif?cil de ser colocado em pr?tica. Muitas organiza??es de software tentaram implementar o FTS, mas abandonaram depois pela dificuldade de coloc?-lo em pr?tica. A falta de pr?ticas e processos de software para preencher a lacuna entre a teoria e a pr?tica ? observada como uma das principais barreiras para a evolu??o do desenvolvimento Follow the Sun na Engenharia de Software e na ind?stria. Dessa forma, o principal objetivo dessa tese ? desenvolver um modelo de processo de software para a ado??o do desenvolvimento Follow the Sun em projetos de Desenvolvimento Global de Software. O trabalho foi dividido em tr?s fases de pesquisa: Explorat?ria, Desenvolvimento e Avalia??o e Evolu??o. Na fase Explorat?ria, boas pr?ticas da literatura e li??es aprendidas com a condu??o de um estudo de caso foram identificadas para o desenvolvimento Follow the Sun. Baseado nesses resultados, um modelo de processo de software preliminar foi constru?do na fase Desenvolvimento. O m?todo valida??o de design e um painel com especialistas foi conduzido para avaliar o modelo preliminar na fase de Avalia??o e Evolu??o. Como resultado, foi proposto o modelo FTS-SPM: Follow the Sun Software Process Model. O FTS-SPM compreende seis sub-processos e vinte e uma boas pr?ticas de software. A sua ado??o contribui para aumentar a probabilidade de sucesso das organiza??es com a implementa??o do desenvolvimento Follow the Sun e tamb?m para enfrentar os diferentes desafios do desenvolvimento global de software.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-08-31T11:15:37Z No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) / Made available in DSpace on 2015-08-31T11:15:38Z (GMT). No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) Previous issue date: 2015-06-10 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Mechanisms for fault-tolerance in MPSoCs are mandatory to cope with defects during fabrication or faults during product lifetime. For instance, permanent faults on the interconnect network can stall or crash applications, even though the MPSoCs? network has alternative faultfree paths to a given destination. Runtime Fault Tolerance provide self-organization mechanisms to continue delivering their processing services despite defective cores due to the presence of permanent and/or transient faults throughout their lifetime. This Thesis presents a runtime layered approach to a fault-tolerant MPSoC, where each layer is responsible for solving one part of the problem. The approach is built on top of a novel small specialized network used to search fault-free paths. The first layer, named physical layer, is responsible for the fault detection and fault isolation of defective routers. The second layer, named the network layer, is responsible for replacing the original faulty path by an alternative fault-free path. A fault-tolerant routing method executes a path search mechanism and reconfigures the network to use the faulty-free path. The third layer, named transport layer, implements a fault-tolerant communication protocol that triggers the path search in the network layer when a packet does not reach its destination. The last layer, application layer, is responsible for moving tasks from the defective processing element (PE) to a healthy PE, saving the task?s internal state, and restoring it in case of fault while executing a task. Results at the network layer, show a fast path finding method. The entire process of finding alternative paths takes typically less than 2000 clock cycles or 20 microseconds. In the transport layer, different approaches were evaluated being capable of detecting a lost message and start the retransmission. The results show that the overhead to retransmit the message is 2.46X compared to the time to transmit a message without fault, being all other messages transmitted with no overhead. For the DTW, MPEG, and synthetic applications the average-case application execution overhead was 0.17%, 0.09%, and 0.42%, respectively. This represents less than 5% of the application execution overhead worst case. At the application layer, the entire fault recovery protocol executes fast, with a low execution time overhead with no faults (5.67%) and with faults (17.33% - 28.34%). / Mecanismos de toler?ncia a falhas em MPSoCs s?o obrigat?rios para enfrentar defeitos ocorridos durante a fabrica??o ou falhas durante a vida ?til do circuito integrado. Por exemplo, falhas permanentes na rede de interconex?o do MPSoC podem interromper aplica??es mesmo que a rede tenha caminhos sem falha para um determinado destino. A toler?ncia a falhas em tempo de execu??o fornece mecanismos de auto-organiza??o para continuar a oferecer servi?os de processamento apesar de n?cleos defeituosos devido ? presen?a de falhas permanentes e/ou transit?rias durante toda a vida dos chips. Esta Tese apresenta uma abordagem em camadas para um MPSoC tolerante a falhas, onde cada camada ? respons?vel por resolver uma parte do problema. O m?todo ? constru?do sobre uma nova proposta de rede especializada utilizada para procurar caminhos livre de falha. A primeira camada, denominada camada f?sica, ? respons?vel pela detec??o de falhas e isolamento das partes defeituosas da rede. A segunda camada, denominada camada de rede, ? respons?vel por substituir um caminho defeituoso por um caminho alternativo livre de falhas. Um m?todo de roteamento tolerante a falhas executa o mecanismo de busca de caminhos e reconfigura a rede para usar este caminho livre de falhas. A terceira camada, denominada camada de transporte, implementa um protocolo de comunica??o tolerante a falhas que detecta quando pacotes n?o s?o entregues ao destino, acionando o m?todo proposto na camada de rede. A ?ltima camada, camada de aplica??o, ? respons?vel por mover as tarefas do elemento de processamento (PE) defeituoso para um PE saud?vel, salvar o estado interno da tarefa, e restaur?-la em caso de falha durante a execu??o. Os resultados na camada de rede mostram um m?todo r?pido para encontrar caminhos livres de falhas. O processo de procura de caminhos alternativos leva tipicamente menos de 2000 ciclos de rel?gio (ou 20 microssegundos). Na camada de transporte, diferentes abordagens foram avaliadas para detectar uma mensagem n?o entregue e acionar a retransmiss?o. Os resultados mostram que a sobrecarga para retransmitir a mensagem ? 2,46 vezes maior quando comparado com o tempo para transmitir uma mensagem sem falha, sendo que todas outras mensagens subsequentes s?o transmitidas sem sobrecarga. Para as aplica??es DTW, MPEG e sint?tica, o caso m?dio de sobrecarga no tempo de execu??o da aplica??o ? de 0,17%, 0,09% e 0,42%, respectivamente. Isto representa menos do que 5% do tempo de execu??o de uma dada aplica??o no pior caso. Na camada de aplica??o, todo o protocolo de recupera??o de falhas executa rapidamente, com uma baixa sobrecarga no tempo de execu??o sem falhas (5,67%) e com falhas (17,33% - 28,34%).

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-09-18T20:30:53Z No. of bitstreams: 1 475052 - Texto Completo.pdf: 8325686 bytes, checksum: 5d74943dc9ee311c90eb182fb022e539 (MD5) / Made available in DSpace on 2015-09-18T20:30:53Z (GMT). No. of bitstreams: 1 475052 - Texto Completo.pdf: 8325686 bytes, checksum: 5d74943dc9ee311c90eb182fb022e539 (MD5) Previous issue date: 2015-07-13 / MPSoCs with hundreds of cores are already available in the market. According to the ITRS roadmap, such systems will integrate thousands of cores by the end of the decade. The definition of where each task will execute in the system is a major issue in the MPSoC design. In the literature, this issue is defined as task mapping. The growth in the number of cores increases the complexity of the task mapping. The main concerns in task mapping in large systems include: (i) scalability; (ii) dynamic workload; and (iii) reliability. It is necessary to distribute the mapping decision across the system to ensure scalability. The workload of emerging large MPSoCs may be dynamic, i.e., new applications may start at any moment, leading to different mapping scenarios. Therefore, it is necessary to execute the mapping process at runtime to support a dynamic workload. Reliability is tightly connected to the system workload distribution. Load imbalance may generate hotspots zones and consequently thermal implications, which may result in unreliable system operation. In large scale MPSoCs, reliability issues get worse since the growing number of cores on the same die increases power densities and, consequently, the system temperature. The literature presents different task mapping techniques to improve system reliability. However, such approaches use a centralized mapping approach, which are not scalable. To address these three challenges, the main goal of this Thesis is to propose and evaluate distributed mapping heuristics, executed at runtime, ensuring scalability and a fair workload distribution. Distributing the workload and the traffic inside the NoC increases the system reliability in long-term, due to the minimization of hotspot regions. To enable the design space exploration of large MPSoCs the first contribution of the Thesis lies in a multi-level modeling framework, which supports different models and debugging capabilities that enrich and facilitate the design of MPSoCs. The simulation of lower level models (e.g. RTL) generates performance parameters used to calibrate abstract models (e.g. untimed models). The abstract models pave the way to explore mapping heuristics in large systems. Most mapping techniques focus on optimizing communication volume in the NoC, which may compromise reliability due to overload processors. On the other hand, a heuristic optimizing only the workload distribution may overload NoC links, compromising its reliability. The second significant contribution of the Thesis is the proposition of dynamic and distributed mapping heuristics, making a tradeoff between communication volume (NoC links) and workload distribution (CPU usage). Results related to execution time, communication volume, energy consumption, power traces and temperature distribution in large MPSoCs (144 processors) confirm the tradeoff hypothesis. Trading off workload and communication volume improves system reliably through the reduction of hotspots regions, without compromising system performance. / MPSoCs com centenas de processadores j? est?o dispon?veis no mercado. De acordo com o ITRS, tais sistemas integrar?o milhares de processadores at? o final da d?cada. A defini??o de onde cada tarefa ser? executada no sistema ? um desafio importante na concep??o de MPSoCs. Na literatura, tal desafio ? definido como mapeamento de tarefas. O aumento do n?mero de processadores aumenta a complexidade do mapeamento de tarefas. As principais preocupa??es em mapeamento de tarefas em grandes sistemas incluem: (i) escalabilidade; (ii) carga din?mica de trabalho; e (iii) confiabilidade. ? necess?rio distribuir a decis?o do mapeamento pelo sistema para garantir escalabilidade. A carga de trabalho em MPSoCs pode ser din?mica, ou seja, novas aplica??es podem iniciar a execu??o a qualquer momento, levando a diferentes cen?rios de mapeamento. Portanto, ? necess?rio executar o processo de mapeamento em tempo de execu??o para suportar uma carga de trabalho din?mica. Confiabilidade ? diretamente relacionada ? distribui??o da carga de trabalho no sistema. Desequil?brio de carga pode gerar zonas de hotspots e implica??es termais, que podem resultar em uma opera??o do sistema n?o confi?vel. Em MPSoCs de grande dimens?o problemas de confiabilidade se agravam, uma vez que o crescente n?mero de processadores no mesmo chip aumenta o consumo de energia e, consequentemente, a temperatura do sistema. A literatura apresenta diferentes t?cnicas de mapeamento de tarefas para melhorar a confiabilidade do sistema. No entanto, tais t?cnicas utilizam uma abordagem de mapeamento centralizado, a qual n?o ? escal?vel. Em fun??o destes tr?s desafios, o principal objetivo desta Tese ? propor e avaliar heur?sticas de mapeamento distribu?do, executadas em tempo de execu??o, garantindo escalabilidade e uma distribui??o de carga de trabalho uniforme. Distribuir a carga de trabalho e o tr?fego da NoC aumenta a confiabilidade do sistema no longo prazo, devido ? minimiza??o das regi?es de hotspot. Para permitir a explora??o do espa?o de projeto em MPSoCs, a primeira contribui??o desta Tese consiste em um ambiente de modelagem multi-n?vel, que suporta diferentes modelos e capacidades de depura??o que enriquecem e facilitam o projeto de MPSoCs. A simula??o de modelos de mais baixo n?vel (por exemplo, RTL) gera par?metros de desempenho utilizados para calibrar modelos mais abstratos. Os modelos abstratos facilitam a explora??o de heur?sticas de mapeamento em grandes sistemas. A maioria das t?cnicas de mapeamento se concentram na otimiza??o do volume comunica??o na NoC, o que pode comprometer a confiabilidade, devido ? sobrecarga de processadores. Por outro lado, uma heur?stica que visa a otimiza??o apenas da distribui??o de carga de trabalho pode sobrecarregar canais da NoC, comprometendo a sua confiabilidade. A segunda contribui??o significativa desta Tese ? a proposi??o de heur?sticas de mapeamento din?mico e distribu?dos, fazendo um compromisso entre o volume de comunica??o (canais da NoC) e distribui??o de carga de trabalho (uso da CPU). Os resultados relacionados a tempo de execu??o, volume de comunica??o, consumo de energia, distribui??o de pot?ncia e temperatura em grandes MPSoCs (256 processadores) confirmam a hip?tese deste compromisso. Fazer um compromisso entre carga de trabalho e volume de comunica??o melhora a confiabilidade do sistema atrav?s da redu??o de regi?es hotspots, sem comprometer o desempenho do sistema.