No trabalho é estudada uma classe de rêdes RC, de n-acessos. A classe é caracterizada por ter todos os capacitores e acessos conectados a um terminal comum. Apresenta-se um resumo da teoria que mostra que essa classe é realizável com capacitância total mínima. Desenvolvem-se as condições necessárias e suficientes para sintetizar a classe de modo a obter a capacitância total mínima com o número mínimo de capacitores.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008. / Submitted by Aline Jacob (alinesjacob@hotmail.com) on 2010-01-21T20:08:52Z No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-01-21T22:33:56Z (GMT) No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) / Made available in DSpace on 2010-01-21T22:33:56Z (GMT). No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) Previous issue date: 2008-08-13 / Neste trabalho foi desenvolvido e implementado um modelo de estrutura para caracterização e teste de dispositivos eletrônicos e circuitos integrados. Este modelo é capaz de validar uma grande variedade de dispositivos e circuitos integrados, inclusive protótipos de SoC (System on Chip). O modelo inclui bancadas de testes, instrumentação, procedimentos e automação de processos com a criação de programas usando LabVIEW R e GPIB. _________________________________________________________________________________________ ABSTRACT / In this work, a structure for characterization and test of electronic devices and integrated circuits was developed and implemented. That structure was used to validate a large variety of devices and integrated circuits, including SoC (System on Chip) prototypes. The structure includes test benches, instrumentation, and automated measurement procedures, based upon GPIB bus with software applications developed with the LabVIEW platform.

No trabalho é estudada uma classe de rêdes RC, de n-acessos. A classe é caracterizada por ter todos os capacitores e acessos conectados a um terminal comum. Apresenta-se um resumo da teoria que mostra que essa classe é realizável com capacitância total mínima. Desenvolvem-se as condições necessárias e suficientes para sintetizar a classe de modo a obter a capacitância total mínima com o número mínimo de capacitores.

Dissertação (mestrado)—Universidade Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012. / Submitted by Gabriela Botelho (gabrielabotelho@bce.unb.br) on 2012-07-11T17:06:40Z No. of bitstreams: 1 2012_BiancaMariaSalatielMatosdeAlmeida.pdf: 5702440 bytes, checksum: a831e4b13210257250ff43ae1b710386 (MD5) / Approved for entry into archive by Jaqueline Ferreira de Souza(jaquefs.braz@gmail.com) on 2012-07-13T11:54:45Z (GMT) No. of bitstreams: 1 2012_BiancaMariaSalatielMatosdeAlmeida.pdf: 5702440 bytes, checksum: a831e4b13210257250ff43ae1b710386 (MD5) / Made available in DSpace on 2012-07-13T11:54:45Z (GMT). No. of bitstreams: 1 2012_BiancaMariaSalatielMatosdeAlmeida.pdf: 5702440 bytes, checksum: a831e4b13210257250ff43ae1b710386 (MD5) / O objetivo desta dissertação é realizar um estudo exploratório de circuitos mono-elétron básicos já apresentados na literatura, com a proposta de novos redimensionamentos para seus parâmetros visando à validação da operação em temperatura ambiente por simulação. Dessa maneira, serão analisados os comportamentos estáticos e dinâmicos, juntamente com os diagramas de estabilidade para cada circuito. Como produto final desse trabalho de pesquisa, será proposta a arquitetura de uma nova memória associativa nanoeletrônica, concebida a partir da possibilidade de utilização dos circuitos básicos que serão apresentados. Para essa memória, também serão realizadas as análises supracitadas a fim de se caracterizar o seu funcionamento e identificar as potencialidades de sua utilização em aplicações futuras. _________________________________________________________________________ ABSTRACT / The aim of this exploratory study is to investigate some single-electron circuits which have already been presented in literature and propose new parameters for each of them, when necessary, in order to obtain operation at room temperature. In addition, static and dynamic performances and also their stability plots are evaluated. As a result of the interconnection between the basic single-electron circuits first analyzed, the architecture of a new nanoelectronic associative memory is proposed. Its static and dynamic performance, as well as its stability plot, was also evaluated.

Orientador: Hans K. E. Liesenberg / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T01:23:26Z (GMT). No. of bitstreams: 1 Buzato_LuizEduardo_M.pdf: 1723655 bytes, checksum: e06ab8aa4efc1393d23d436965b07744 (MD5) Previous issue date: 1990 / Resumo: Não informado. / Abstract: Not informed. / Mestrado / Mestre em Ciência da Computação

Orientador: Ivanil Sebastião Bonatti / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T03:54:03Z (GMT). No. of bitstreams: 1 Silva_AlexandreCesarRodriguesda_M.pdf: 7051035 bytes, checksum: 420acf6e1e8c8ba8e687065828a18522 (MD5) Previous issue date: 1989 / Resumo: Este trabalho é relacionado à síntese, à análise e à simplificação de circuitos lógicos. A álgebra booleana e as técnicas de detecção de falhas são apresentadas como introdução ao estudo dos circuitos lógicos. Um algoritmo para cobertura irredundante de funções booleanas é apresentado. Ele é baseado num método originalmente desenvolvido para análise de falhas. Comparações realizadas com. o algoritmo de Quine-McCluskey e com o algoritmo de Caruso mostraram que o método apresentado tem um desempenho melhor que estes dois quanto ao uso de memória. As máquinas seqüenciais foram apresentadas junto com um procedimento para redução de estados e com um programa que sintetiza circuitos lógicos a partir dos diagramas de estados destas máquinas. Uma versão melhorada do programa LÓGICO é apresentada e seu desempenho é ilustrado através dos resultados de seu uso em alguns circuitos lógicos práticos / Abstract: This work deals with some aspects related to synthesis, analysis and simplification of logic circuits. The boolean algebra is introduced through basic axioms, as well as the dalgorithm for fault detection studying logical circuits. For the minimization of boolean functions a procedure that yields a quasi-minimum cover to the functions is presented. It is based on algorithms originally developped for failure diagnosis, as a indispensable mathematical tool for Comparisons are made with an algebraic procedure based on the Quine-McCluskey method and an improved version of Caruso's method. Numerical studies have shown that the presented method performs better than the ones cited above with regard to workspace requirements. The sequential machines are presented along with a reduction and a program that realizes the logic circuits procedure for state from their Mealy's state diagrams. An improved version of the LOGICO program is presented and used in some cases of practical circuits / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-16T10:09:28Z (GMT). No. of bitstreams: 1 Souza_ManoelFranciscode_M.pdf: 11154507 bytes, checksum: 14f8a62e9ca67b68b1862782ccde9f5c (MD5) Previous issue date: 1981 / Resumo: A litografia faz parte do conjunto de técnicas que concorrem para a fabricação de circuitos integrados em microeletrônica. Dentro do campo da litografia, a chamada litografia óptica é a técnica melhor estabelecida e a mais difundida. Seu uso implica na utilização de máscaras durante o processo de fotogravação. Essas máscaras podem ser obtidas a partir de reduções fotográficas de artes finais confeccionadas em "Rubylith" ou fotolito contendo a representação ampliada (100 a 200 vezes) das configurações desejadas. Neste trabalho é descrita a implantação de um sistema automático de desenho (SAD) para ser utilizado na geração dessas artes finais, tanto em "Rubylith" como em fotolito. O SAD é apresentado contendo três elementos: o de "hardware", o de "software" e o de óptica. O Elemento de "Hardware" além do controle elétrico engloba as partes mecânicas dos equipamentos, que compõem o SAD: coordenatógrafo com motivos de passo, adaptador de ferramenta de corte ou desenho ao coordenatógrafo, console, bastidor e leitora de fita de papel. O Elemento de "Software" engloba as sequências de instruções reconhecíveis pelo Elemento de Hardware" para gerar os desenhos desejados (PROGRAMAS DE DESENHO) e os programas (PROGRAMAS DE INTERFACE) que servem como meio de tradução dos dados de artes finais gerados por computador para a forma de PROGRAMAS DE DESENHO. O Elemento de óptica engloba ,a parte óptica do sistema para sensibilização de fotolito: uma fonte luminosa conectada a um módulo projetor por meio de um cabo de fibras ópticas / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Orientador: Nelson Castro Machado / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T04:14:23Z (GMT). No. of bitstreams: 1 Negri_PericlesGama_M.pdf: 1184529 bytes, checksum: 2bd369be39aa48097668d15d1bf33378 (MD5) Previous issue date: 1974 / Resumo: Não informado / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de ’80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digitalanalógico, cujo resultado experimental corroborou a metodologia empregada. / Many mismatch models were proposed for the MOS devices since the ‘80s, but they use either too simple approaches, being restricted to specific operating conditions, or too complex expressions, only useful through hard computational resources. This thesis proposes a new approach for MOSFETs mismatch modeling, presenting better and more general results than that found in preceding articles. In this approach, the microscopic variations of the drain current, caused by random doping fluctuation inside the channel region, are integrated along the channel, considering the main transistor nonlinearities. It results in a compact model that accurately predicts mismatch, continuously over any transistor operating condition, from weak to strong inversion, and from linear to saturation region, and only needing two fitting parameters. Two versions of a test chip were developed and fabricated in many technologies to give experimental support to this model. The most advanced of them makes the automated electrical characterization possible for a huge number of devices. This model can surpass the traditional Monte Carlo simulation method with advantages, and can also be used as a hand-design tool, as demonstrated here through the design of a digital-to-analog converter.

Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de ’80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digitalanalógico, cujo resultado experimental corroborou a metodologia empregada. / Many mismatch models were proposed for the MOS devices since the ‘80s, but they use either too simple approaches, being restricted to specific operating conditions, or too complex expressions, only useful through hard computational resources. This thesis proposes a new approach for MOSFETs mismatch modeling, presenting better and more general results than that found in preceding articles. In this approach, the microscopic variations of the drain current, caused by random doping fluctuation inside the channel region, are integrated along the channel, considering the main transistor nonlinearities. It results in a compact model that accurately predicts mismatch, continuously over any transistor operating condition, from weak to strong inversion, and from linear to saturation region, and only needing two fitting parameters. Two versions of a test chip were developed and fabricated in many technologies to give experimental support to this model. The most advanced of them makes the automated electrical characterization possible for a huge number of devices. This model can surpass the traditional Monte Carlo simulation method with advantages, and can also be used as a hand-design tool, as demonstrated here through the design of a digital-to-analog converter.