Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80% / Tesis

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2016.

Estágio realizado na Qimonda Semicondutores e orientado pelo Eng.º Paulo Machado / Tese de mestrado integrado. Engenharia Metalúrgica e de Materiais. Faculdade de Engenharia. Universidade do Porto. 2008

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores (Major de Telecomunicações). Faculdade de Engenharia. Universidade do Porto. 2009

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Transistores de Efeito de Campo Sensíveis a Íons (ISFETs) revolucionaram a tecnologia de sensores químicos e de pH por serem pequenos e compatíveis com tecnologias de microfabricação em grande escala. Nós desenvolvemos uma metodologia para fabricar e caracterizar sensores ISFET para medida de pH no laboratório de microeletrônica da UFRGS. Sensores ISFET do tipo NMOS com camadas de silica e alumina foram fabricados com tecnologa CMOS padrão. Transistores de W=1000 m e L=10 m foram fabricados em conjunto para monitorar o processo de fabricação através de medidas de Capacitância- Tensão (C-V) e Corrente-Tensão (I-V). Os dispositivos foram colados em suportes de circuito impresso, manualmente microsoldados e encapsulados com cola epoxy. Com o dispotivo na ponta, o suporte foi conectado a um Analisador de Parâmetros de Semicondutores em conjunto com um eletrodo de referência comercial de Ag/AgCl e imersos em soluções de pH diferente para a realização de medidas de pH. A sensibilidade à variação de pH, definida como a variação na tensão de limiar devido a presença do eletrólito, para os sensores de silica foi de 30mV/pH em ácidos e 24mV/pH para bases. Sensores de alumina tiveram uma performance muito superior e exibiram sensibilidade de 32mV/pH em ácidos e 48mV/pH em bases. A tecnologia de fabricação e o conhecimento experimental desenvolvidos nesse trabalho fornecem uma fundação essencial para projetos de pesquisa locais que buscam a aplicação de sensores de estado sólido no sensoriamento de sistemas químicos ou biológicos.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T19:22:53Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T18:19:27Z : No. of bitstreams: 1 171664.pdf: 7969824 bytes, checksum: 3a2d19c6b3cba10830ec27ec066d0310 (MD5) / Neste trabalho desenvolve-se o estudo de uma nova família de inversores de tensão com comutação suave empregando a técnica de grampeamento ativo. Além de garantir operação com comutação suave sob tensão nula numa larga faixa de carga, os inversores da nova família são comandados através da aplicação de qualquer tipo de modulação por largura de pulso convencional, empregada em inversores com comutação dissipativa. Apresenta-se a metodologia de geração das células de comutação e também da família de inversores. Faz-se a análise quantitativa de um dos membros da família, o inversor de tensão em ponto médio com comutação sob tensão nula, grampeamento ativo do tipo buck-boost e modulado por largura de pulsos. A máxima tensão aplicada aos interruptores é grampeada e limitada a um reduzido valor, além disso, os esforços de corrente em decorrência do processo ressonante são limitados em valores aceitáveis. Exemplos de projeto e resultados experimentais são apresentados e comparados aos resultados obtidos com o inversor dissipativo e com o auxiliado pelo snubber de Undeland. Pelas comparações comprova-se que a utilização da nova família de inversores é vantajosa, proporcionando melhorias no processo de comutação e aprimorando consideravelmente a eficiência do sistema inversor.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-15T23:30:07Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T15:15:21Z : No. of bitstreams: 1 262795.pdf: 26964448 bytes, checksum: 770f0bbd7e1709297ee944d90e18c8e1 (MD5)

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-22T19:21:12Z (GMT). No. of bitstreams: 1 233928.pdf: 1327332 bytes, checksum: d6a15031677dcf39c4baf31805ebf12f (MD5) / Neste trabalho, é proposto um modelo compacto para não-linearidades em transistores MOS desenvolvido com base nas equações de canal curto do modelo #Advanced Compact MOSFET# (ACM). As maiores vantagens deste modelo são a simplicidade de suas equações e a forma explícita com que se determinam as nãolinearidades do transistor MOS em função do nível de inversão. Além disso, são discutidas as causas físicas de um aumento de linearidade observado em inversão moderada, chamado #Sweet Spot#. Através de medidas, concluiu-se que efeitos de segunda ordem, principalmente a saturação da velocidade dos portadores em transistores de canal curto, são as principais causas do aumento de linearidade observado. In this work, a compact model for nonlinearities in MOS transistors derived from the short-channel equations of the Advanced Compact MOSFET (ACM) is proposed. The main advantages of the referred model are simplicity of the equations and the explicit determination of the nonlinearities of the MOSFET with respect to the inversion level. In addition, the physical causes of a linearity improvement observed in moderate inversion level, called #Sweet Spot#, are discussed. The measurements shown that second order effects, principally the carrier velocity saturation in short-channel transistors, are the main causes of the linearity improvement observed.