Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-20T07:12:13Z (GMT). No. of bitstreams: 1 189149.pdf: 2300431 bytes, checksum: 57f0705a080b39ed3c1fbc8dc0027c90 (MD5) / O mercado e a necessidade de se implementar equipamentos portáteis têm pressionado a indústria a produzir circuitos com tensões de alimentação muito baixas. A tendência envolve a ambos circuitos, digitais e analógicos. Para o projeto de circuitos analógicos, uma das mais sérias limitações que surgem quando a tensão de alimentação é reduzida é a dificuldade de se ligar as chaves MOS em toda a excursão de tensão. A técnica de MOSFET chaveado (SM), recentemente introduzida, é uma técnica de dados amostrados útil para operação à baixa tensão de alimentação visto que todas as chaves em circuitos SM operam à tensão constante dentro da faixa de condução do MOSFET. Além disso, a técnica SM não necessita nem de processos dedicados nem de esquemas de multiplicação de clock. O bloco básico de construção da técnica SM é um sample-and-hold (célula de meio atraso) para baixa tensão composto de um amplificador operacional e transistores MOS operando na região triodo. A programação dos circuitos SM, a qual é executada através de divisores de corrente totalmente com MOSFETs (MOCDs), é simples e não requer muita área de silício. Neste trabalho, é desenvolvida uma análise matemática da estrutura básica SM, a célula de meio atraso, e esquemas de compensação de offset são discutidos. A célula é implementada com tecnologia AMS 0,35mm e resultados de testes são apresentados. Um filtro programável SM para baixa tensão também é implementado, em um processo CMOS de 1,6mm. O filtro contém um conversor v/i, uma célula de meio atraso, uma seção biquadrática (contendo compensação de offset por auto-zero e MOCDs para programação) e um conversor v/i.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Mecânica. / Made available in DSpace on 2012-10-18T10:37:52Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-26T00:03:29Z : No. of bitstreams: 1 182631.pdf: 32932175 bytes, checksum: 835cadd1d2345a0ce3b2ef8575075e0a (MD5) / Este trabalho trata da sistematização do dimensionamento e análise de componentes hidráulicos em circuitos previamente concebidos, estabelecendo-se formalmente as ações do projetista e a base do conhecimento necessária à realização desta tarefa. Propõe-se uma metodologia voltada à integração das equipes de projeto, fundamentada nos conceitos de engenharia de produto, projeto de sistemas automáticos, modelagem dinâmica de sistemas hidráulicos e teoria de controle, cujo objetivo é unificar as informações e proporcionar ao projetista maior segurança na seleção de componentes. Tal metodologia está alicerçada em estudos de casos reais e envolve análise estática e dinâmica do comportamento de circuitos hidráulicos. Define-se um conjunto de tarefas para a fase de projeto preliminar incluindo modelagem, aquisição de dados de catálogos, simulação e análise dos resultados. Neste contexto, aplica-se a metodologia proposta para a análise de dois circuitos hidráulicos de controle de posição de servomotores (cilindros hidráulicos) que compõem o sistema de controle de velocidade de turbinas em centrais hidrelétricas. No primeiro caso modela-se detalhadamente um circuito composto por válvula direcional proporcional e válvula distribuidora empregado em uma turbina Francis. No segundo, faz-se a análise fundamentada em condições operacionais reais obtidas em campo para um circuito de válvula direcional proporcional, válvula distribuidora e servomotor, utilizado neste caso em uma turbina Kaplan. Com os resultados obtidos, alcança-se um melhor conhecimento do circuito de controle de posição antes da construção e partida dos equipamentos.

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

Resumo não disponível

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Orientador: Aparecido Augusto de Carvalho / Banca: Jurandir Nadal / Banca: Roberto Kawakami Harrop Galvão / Banca: Alexandre César Rodrigues da Silva / Banca: Francisco Villarreal Alvarado / Resumo: É feita a análise dimensional da média coerente de eletrocardiogramas de alta resolução com o objetivo de definir parâmetros para a descrição detalhada dos deslocamentos e velocidades angulares durante a polarização cardíaca. No contexto de localização de componentes espectrais em alta freqüência, no plano tempo-freqüência, escalogramas de 64 linhas para as escalas e 300 colunas para o intervalo de amostragem da ativação ventricular ilustram com detalhes as perturbações na frente de onda da polarização cardíaca. No âmbito da Instrumentação Eletrônica, é especificado um eletrocardiógrafo para análise espectral, sem filtragem no sinal amplificado. No circuito digital deste aparelho é especificado um controlador de Acesso Direto à Memória, um controlador de comutador analógico e um controlador de conversor A/D, todos em FPGA. Aperfeiçoando Sistemas Digitais existentes para a análise wavelet de sinais em bases ortogonais, após estudo de arquiteturas existentes para a Transformada Wavelet Discreta, é proposta uma nova arquitetura. A nova arquitetura tem processamento assíncrono e calcula ambas as transformadas, direta e inversa, com pequenas modificações. Esta arquitetura apresenta características indispensáveis para análise e síntese em tempo real, fornecendo alta eficiência e boa precisão empregando-se elementos processadores em ponto fixo. Após estudo em Cálculo Numérico e Sistemas Digitais, é escrito o algoritmo que calcula e ao mesmo tempo sintetiza os coeficientes wavelet. É proposto o primeiro processador digital especialmente desenhado para análise e síntese wavelet em tempo real em um circuito integrado, o Analisador Wavelet. / Abstract: Dimensional analysis is performed on SAECGs electrocardiograms, defining parameters to describe angular paths and angular velocities on details, during cardiac polarization. To localize high frequency spectral components on the time-frequency plane, scalograms with 64 lines for scales and 300 columns for the sampling period on ventricular activation show on details the perturbations on cardiac polarization waveforms. In the ambit of Electronic Instrumentation, a spectral analysis electrocardiograph is specified, without filtering on the amplified signal. On the digital circuit, one FPGA DMA controller and one analog switch and A/D converter controller are specified. Improving digital systems for wavelet analysis on orthogonal bases, after acknowledge on present architectures for the Discrete Wavelet Transform, a new architecture is proposed. The new architecture has asynchronous processing and calculates both direct and inverse DWT with slight modifications. This architecture presents indispensable characteristics for real time analysis and synthesis, allowing to achieve high efficiency and good precision with fixed point processing elements. After detailed study in numerical calculus and digital systems, it is proposed an algorithm to calculate and synthesize wavelet coefficients at the same time. The first digital processor specially designed to perform wavelet analysis and synthesis in real time, in one integrated circuit, the Wavelet Analyzer, is proposed. / Doutor