Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Rosane Cossich Furtado (rosanecossich@gmail.com) on 2009-12-20T15:14:27Z No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2009-12-21T23:55:27Z (GMT) No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) / Made available in DSpace on 2009-12-21T23:55:27Z (GMT). No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) Previous issue date: 2007-06-20 / A proposta desta dissertação de Mestrado orienta-se na construção de um modelo numérico, baseado na solução da equação de Schrödinger, para o estudo da dinâmica de transporte em um conjunto de células de pontos quânticos acopladas lateralmente, que é a base para a construção de Automatos Celulares em dispositivos Quânticos - QCA’s (Quantumdot Cellular Automata). Para tanto, faz uso do modelo em uma dimensão que descreve o comportamento biestável do elétron excedente em uma única célula com dois pontos quânticos acoplados. Também promove o acoplamento lateral entre essas células pelo uso da forma integral da Equação de Poisson no cálculo de potenciais eletrostáticos para a construção de circuitos mais complexos. Este estudo, além de permitir a descrição do comportamento e a avaliação do desempenho (tempo para a estabilidade, resposta em freqüência) de tais circuitos, chega à análise da transmissão de informações binárias para arranjos de células acopladas. Em paralelo, também é possível avaliar os modelos numéricos utilizados e desenvolver estratégias de otimização para a melhoria dos processos computacionais envolvidos. _________________________________________________________________________________________ ABSTRACT / This Master Degree dissertation presents a numerical model, based on Schrödinger’s equation, to study the dynamical transport on laterallycoupled quantum dot cells. Those cells are the basis for constructing Quantum-dot Cellular Automata (QCA). A simple one-dimensional model was used for the wavefunction dynamic analysis and a simple numerical scheme for solving electrostatic potentials was developed. Behavior prediction and performance evaluation (i.e. settling time, frequency response) have been obtained. The developed simulation strategy allows the calculation of state transit times along chains of coupled quantum dots cells. The numerical algorithm was implemented in a MATLAB code for better performance, by using optimization strategies like array mathematics, variable’s pre-allocation, minimization of “for” loops, allowing the simulation of even more complex QCA’s arrays.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-12T19:12:47Z No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-03-30T01:33:29Z (GMT) No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Made available in DSpace on 2011-03-30T01:33:29Z (GMT). No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / As tecnologias básicas adotadas atualmente pela indústria semicondutora para a fabricação de memórias e processadores podem alcançar certos limites que fazem com que novas tecnologias tenham que ser estudadas e desenvolvidas. Os transistores mono-elétron, como outros dispositivos em escala nanométrica, parecem ser uma opção próspera para implementações GSI ou TSI no futuro. O desenvolvimento de arquiteturas de processador GSI e TSI, baseados em dispositivos nanoeletrônicos, está sendo feita atualmente. A abordagem adotada compreende a implementação de um núcleo de processamento extremamente paralelo e distribuído, construído com dispositivos nanoeletrônicos, organizados em células. A investigação destas arquiteturas considerou, até o presente, a utilização de interconexões ideais. Os limites das interconexões potencialmente ameaçam desacelerar ou parar o progresso histórico da indústria semicondutora. Neste trabalho, o desempenho elétrico de associações conhecidas de subcircuitos nanoeletrônicos básicos são estudados com a ajuda de um modelo de interconexão cujos parâmetros podem ser mudados. Os circuitos das associações são simulados com parâmetros do modelo variando de uma interconexão ideal até os piores casos e seus comportamentos dinâmicos são analisados. O objetivo deste estudo é determinar a influência das interconexões sobre o comportamento dos circuitos e estabelecer limites relacionados a interconexões para suas funcionalidade.As possibilidades de implementação usando novas tecnologias de interconexão, como nanotubos de carbono, são também apresentadas. _________________________________________________________________________________ ABSTRACT / The basic technologies presently adopted by the semiconductor industry for memory and processor fabrication can attain certain limits which make that new technologies have to be studied and developed. Single-electron transistors, like other nanoscale devices, seem to be a promising option for GSI or TSI implementations in the future. The development of GSI and TSI processor architectures, based upon nanoelectronic devices, is currently being done. The adopted approach comprises the implementation of a massive parallel and distributed processing core, built with nanoelectronic devices, organized in cells. The investigation on these architectures has considered, up to now, the employment of ideal interconnections. Interconnection limits potentially threaten to decelerate or halt the historical progression of the semiconductor industry. In this work, the electrical performance of known associations of basic nanoelectronic subcircuits are studied with the help of an interconnection model whose parameters can be changed. The association circuits are simulated with model parameters varying from a ideal interconnection to worst cases and their dynamic behavior are analyzed. The goal of this study is to determine the interconnection’s influence upon the circuit behavior and to establish interconnection-related limits for its functionality. The implementation possibilities using new interconnection technologies, like carbon nanotubes, are also presented.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Resumo não disponível

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Submitted by Etelvina Domingos (etelvina.domingos@ufpe.br) on 2015-03-10T18:09:49Z No. of bitstreams: 2 Tese_Maria Isabelle.pdf: 664516 bytes, checksum: 86bc23fbb9b6a3915107f2f71747f961 (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) / Made available in DSpace on 2015-03-10T18:09:49Z (GMT). No. of bitstreams: 2 Tese_Maria Isabelle.pdf: 664516 bytes, checksum: 86bc23fbb9b6a3915107f2f71747f961 (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Previous issue date: 2012-05 / Nesta tese caracterizamos pares de matróides (M1;M2) que possuem poucas bases não-comuns, isto é, |B(M1) B(M2)| ≤ n, para um natural n ≥ 3, desde que M1 e M2 não possuam circuitos e cocircuitos pequenos, mais precisamente com cardinalidade inferior a n. Para o caso em que n = 3, fazemos o estudo também para as matróides possuindo circuitos e cocircuitos de qualquer tamanho, inclusive tamanhos um e dois.

Made available in DSpace on 2014-06-12T15:58:20Z (GMT). No. of bitstreams: 2 arquivo3518_1.pdf: 1045256 bytes, checksum: e867a269b3f60e64d58cb765a97aec17 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / Atualmente o processo de verificação funcional de System-on-Chip (SoC) complexos envolve centenas de engenheiros ao longo do projeto de um circuito integrado. Tal esforço visa garantir um nível de confiança satisfatório antes do mesmo ser enviado para o tapeout . Estudos recentes revelaram que a etapa de verificação funcional constitui de 70% a 80% do esforço total do projeto sendo a etapa mais onerosa em termos de custo e tempo dentro do fluxo de desenvolvimento de um SoC. Devido às restrições de time-to-market e a atual complexidade dos SoCs, as equipes de verificação funcional não usufruem do tempo necessário para obter o conhecimento do sistema a ser verificado em profundidade. Contudo eles precisam garantir que todos os módulos de propriedades intelectual (IP) presentes em um SoC continuam funcionando de acordo com a sua especificação após integrados. Na verificação funcional existem várias técnicas de como proceder com a mesma. Atualmente, a mais utilizada é a verificação com auxílio de um processador processor driven tests . Dado que nesses complexos sistemas sempre há um processador o qual é responsável pelo controle do sistema. Uma forma de verificar se todos os IPs dentro da hierarquia do SoC funcionam de acordo com suas especificações é executar aplicações em software neste processador e verificar a saída do sistema. A idéia consiste em estimular um IP através de rotinas em software comparando o resultado gerado com o esperado. Nesta abordagem, um dos problemas existente consiste na escrita dos casos de testes. Uma vez que nesses sistemas encontramos uma grande quantidade de IPs, e estando os mesmos dispostos em diferentes níveis de hierarquia de barramentos dentro do SoC, acessar suas interfaces e seus componentes internos utilizando uma linguagem estruturada, como C, é bastante complexo. Os IPs são acessados via dispositivo de entrada e saída baseado em memória, ou seja, cada IP possui um ou mais endereços e a decodificação desses endereços é feita pelos barramentos existentes no sistema. Para o processador é transparente se uma rotina de escrita ou leitura vai ser processada por um bloco de memória de fato ou por um IP com um conjunto de registradores internos. Desta forma, quando o engenheiro de verificação está escrevendo os casos de testes ele precisa lidar com manipulação de endereços, macros e/ou estruturas, defines, ou ainda, partir para uma linguagem de montagem.No processo de escrita dos casos de testes, as rotinas que implementam o acesso aos registradores e seus campos consistem em uma atividade fundamental para permitir o teste de funcionalidade do sistema. A essas rotinas encarregadas de ler e escrever valores nos registradores internos do IPs de um SoC chamamos de camada de abstração de hardware Hardware Abstraction Layer (HAL). A STMicroelectronics, uma das lideres mundial na industria de semicondutores, através do seu grupo de verificação funcional decidiu desenvolver uma metodologia para verificação funcional de SoC que fizesse o uso de ferramentas específicas para automatizar parte das atividades relacionadas a esta fase do projeto de um circuito integrado. Uma necessidade do time de verificação funcional, no contexto desta metodologia, consistia em possuir uma ferramenta capaz de automatizar o processo de geração dessa HAL, uma vez que os engenheiros de verificação tinham bastante trabalho na escrita dessas rotinas e em muitos casos elas eram responsáveis por falhas no processo de verificação funcional. O interesse do time era permitir que o engenheiro focasse seu trabalho no teste de funcionalidade do SoC não despendendo seu tempo na implementação das rotinas de acesso aos registradores dos IPs. Este trabalho foi desenvolvido em parceira com a STMicroelectronics visando estudar e propor uma ferramenta capaz de atender tal necessidade. O trabalho propõe a implementação de uma ferramenta capaz de gerar a camada de abstração de hardware. A ferramenta proposta, HAL generator , é um dos instrumentos que suportam a automação de parte do processo de verificação funcional. Esta ferramenta é responsável pela geração automática de uma API que permite a manipulação dos valores dos registradores. A manipulação dos valores pode ser feita em todo registrador ou em subcampos do mesmo através de uma interface em um alto nível de abstração. Os engenheiros de verificação utilizam as funções geradas pelo HAL generator para ler e escrever valores nos registradores do SoC a ser verificado. A ferramenta é capaz de gerar tanto a declaração como definição das funções. As funções são geradas na linguagem de programação C e funcionam como uma API para ler e escrever valores nos registradores. Com o apoio dessas funções geradas pela ferramenta, a codificação dos casos de testes fica mais fácil e produtiva, permitindo ainda a reutilização dos casos de testes em outros sistemas dado que a API gerada pelo HAL generator segue um padrão na geração das funções o qual garante que um caso de testepara um mesmo IP possa ser executado em contextos diferentes, bastando apenas executar o HAL generator para cada cenário

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-23T13:32:06Z (GMT). No. of bitstreams: 1 Pereira_AdrianoMarques_M.pdf: 3686858 bytes, checksum: cae9fc2f169351041a1c45d64dbcc978 (MD5) Previous issue date: 1997 / Resumo: Devido a enorme gama de aplicações onde os espelhos SI são empregadas, tais como redes neurais, filtros, conversores D/A e ND, toma-se interessante a implementação de uma biblioteca de espelhos de corrente dinâmicos. Considerando-se o espelho SI como um bloco de uma biblioteca, tal como um flip-flop ou uma porta lógica, as aplicações onde ele é utilizada podem ser implementadas empregando-se uma metodologia "standard cell". Além disso, toma-se possível o projeto de circuitos analógicos mais complexos utilizando quase que somente um simulador comportamental, tipo o HDLA [16]. Para viabilizar a implementação desta biblioteca, é necessário a definição de uma metodologia de projeto para os espelhos, bem como encontrar soluções para as dificuldades na caracterização dos espelhos. Para definir a metodologia de projeto, são investigados e equacionados todos os problemas que acarretam erros na memorização da corrente e definidas alternativas para minimiza-los. Como conseqüência, obteve-se uma topologia de circuito que é facilmente ajustada em função da precisão e freqüência de operação do espelho. A precisão e a freqüência geralmente são grandezas inversamente proporcionais. As alternativas de projeto para os problemas que acarretam erros na cópia da corrente memorizada, são escolhidas de forma não implicar em grandes perdas na freqüência de operação, de tal forma que se possa obter espelhos de corrente dinâmicos de alta precisão e alta freqüência de operação. As soluções encontradas para a caracterização de espelhos SI levaram ao projeto de um sistema de medição, que permite a completa caracterização do espelho. No projeto do sistema de medição esta incluído o projeto de um circuito integrado de interface necessário para realizar as medições no espelho dinâmico. A caracterização dos protótipos dos circuitos de interface mostrou que o mesmo possui uma THD menor que 0,04%. O sistema de medição é capaz de caracterizar espelhos SI com precisão da ordem de 450 ppm operando a freqüência de 3 MHz / Mestrado / Mestre em Engenharia Elétrica

Submitted by Marcele Costal de Castro (costalcastro@gmail.com) on 2017-12-06T15:58:27Z No. of bitstreams: 1 IONE WALMIR BELLINI M.pdf: 4027816 bytes, checksum: 419479c20f6ad7f930302bdee74e745f (MD5) / Made available in DSpace on 2017-12-06T15:58:27Z (GMT). No. of bitstreams: 1 IONE WALMIR BELLINI M.pdf: 4027816 bytes, checksum: 419479c20f6ad7f930302bdee74e745f (MD5) Previous issue date: 2015-09 / Para atender a requisitos dos circuitos experimentais a sódio para desenvolvimento de reatores nucleares, é analisado um sistema de pré-aquecimento constituído de cabos aquecedores tubulares. O cabo aquecedor usual é composto de um fio de níquel-cromo centrado em um tubo metálico, e isolado eletricamente pelo óxido de magnésio. Devido à extensão do tema, a análise se concentra em tubulações, reservatórios e válvulas. Para definir o pré-aquecimento destes componentes, são analisadas suas condições de funcionamento e de temperatura. São apresentados métodos práticos e simplificados para o cálculo dos parâmetros, o dimensionamento da resistência e a escolha dos elementos aquecedores. Foram adotadas como critérios a segurança intrínseca e a limitação da temperatura, para garantir a integridade do circuito e a durabilidade dos cabos aquecedores. É proposto um método térmico para a avaliação da massa do sódio, utilizando o sistema de pré-aquecimento, quando não se conhece a geometria do reservatório ou o nível do sódio. São indicados os materiais de uso corrente e os procedimentos para a montagem do sistema de pré-aquecimento. Para garantir a dissipação do calor e a hermeticidade do elemento aquecedor é descrito, passo a passo, o modo de fazer a conexão entre a resistência elétrica central e o fio condutor. O sistema de pré-aquecimento analisado é também adequado ao emprego em reatores nucleares. São apresentadas várias sugestões de trabalhos, a serem realizados, para esclarecer dúvidas, definir fatores corretivos, desenvolver tecnologia e dar continuidade ao estudo ora iniciado. / To satisfy the experimental requirements of sodium loops for nuclear reactors development, a preheating system, consisting of tubular heaters, is analyzed. The tubular heaters is usually comprised of a nickel-chromium wire centered in a metal sheath and insulated by magnesium oxide. Practical and simplified methods for the preheating parameters calculations and for the heaters elements determination and selection are presented. A thermal method to evaluate the sodium mass in a tank is presented, using the preheating system, when the tank geometry or the sodium level are unknown. The materials employed and the installation procedures of the preheating system are indicated. It is described a procedure, step by step, to make the connection between the electrical resistance and the conductor wire, to assurance the heat dissipation and the air-tight of the heater element. The preheating system analyzed is also convenient to be used in nuclear sodium reactors. Several suggestions are presented to clarify some doubts, to define correction factors, to develop technology, and to give continuity to the present work.