Made available in DSpace on 2016-05-04T12:04:25Z (GMT). No. of bitstreams: 1 000478386-Texto+Completo-0.pdf: 12630678 bytes, checksum: 24f95d03626ea6a376f29220bb4e1177 (MD5) Previous issue date: 2016 / For decades now, the synchronous paradigm has been the major choice of the industry for building integrated circuits. Unfortunately, with the development of semiconductor industry, power budgets got tighter and delay uncertainties increased, making synchronous design a complex task. Some of the reasons behind that are the increase in process variability, the losses in wire performance and the uncertainties in the operating condition of devices. These and other factors significantly impact transistor electrical characteristics, making it more complicated to meet timing closure in synchronous systems and compromising power efficiency. The asynchronous paradigm emerges as an efficient alternative to current design approaches, given its inherent high robustness against delay variations and suitability to low-power and high-performance design. However, while a major segment of the design automation industry was developed to support synchronous design, currently, design automation for asynchronous circuits is limited, to say the least. Furthermore, basic components for semi-custom design approaches, typically available in standard cell libraries were optimized to target synchronous implementations and those necessary to support asynchronous design were also left behind. This Thesis proposes new techniques to optimize asynchronous design, from cell to system level. We start by analyzing and optimizing basic components for asynchronous design and then propose new manners of implementing them at the transistor level. The proposed optimizations and novel components allow better exploring power, delay and area trade-offs, providing a guideline for asynchronous designers. We then explore how to design these components as cells for building a library to support semi-custom design. To that extent, we propose a completely automated flow for designing such libraries.This flow comprises transistors sizing and electrical characterization tools, developed in this Thesis, and a layout generation tool, developed by a fellow research group. We also provide a freely available library, designed with the flow, with hundreds of components that were extensively validated with post-layout simulations. Using this library we devised new templates for designing asynchronous circuits at the system level, exploring an automated synthesis solution and expanding design space exploration. Compared to a similar state-of-the-art solution, our latest template provides almost twice better energy efficiency and comprises an original automated method for technology mapping and synthesis optimizations. The contributions of this Thesis allowed the construction of an infrastructure for building asynchronous designs, paving the way to explore their usage to solve contemporary and future challenges in integrated circuit design. / O paradigma síncrono foi, por décadas, a principal escolha da indústria para o projeto de circuitos integrados. Infelizmente, com o desenvolvimento da indústria de semicondutores, restrições de projeto relativas à potência de um circuito e incertezas de atrasos aumentaram, dificultando o projeto síncrono. Alguns dos motivos para isso são o aumento na variabilidade dos processos de fabricação de dispositivo, as perdas de desempenho relativas em fios e as incertezas temporais causadas por variabilidades nas condições operacionais de dispositivos. Dessa forma, o paradigma assíncrono surge como uma alternativa, devido à sua robustez contra variações temporais e suporte ao projeto de circuitos de alto desepenho e baixo consumo. Entretanto, grande parte da indústria de ferramentas de automação de projeto eletrônico foi desenvolvida visando o projeto de circuitos síncronos e atualmente o suporte a circuitos assíncronos é consideravelmente limitado. Esta Tese propõe novas técnicas de projeto para otimizar circuitos assíncronos, desde o nível de células ao nível de sistema. Começamos analisando e otimizando componentes básicos para o projeto desses circuitos e depois apresentamos novas soluções para implementá-los no nível de transistores. As otimizações propostas permitem uma melhor exploração dos parâmetros desses circuitos, incluindo potência, atraso e área. Em um segundo momento, exploramos o uso desses componentes como células para a geração de uma biblioteca de suporte ao projeto semi-dedicado de circuitos assíncronos.Nesse contexto, propomos um fluxo completamente automatizado para projetar tais bibliotecas. O fluxo compreende ferramentas de dimensionamento de transistores e caracterização elétrica, desenvolvidas nesta Tese, e uma ferramenta de projeto de leiaute, desenvolvida por um grupo de pesquisa parceiro. Esse trabalho também apresenta uma biblioteca aberta, com centenas de componentes validados extensivamente através de simulações pós-leiaute. Além disso, usando essa biblioteca desenvolvemos novos templates para o projeto de circuitos assíncronos no nível de sistema, propondo um fluxo automático para síntese e mapeamento tecnológico. Comparado a uma solução assíncrona no estado da arte, nosso mais novo template apresenta uma eficiência energética quase duas vezes maior. As contribuições desta Tese permitiram a construção de uma infraestrutura para o projeto de circuitos assíncronos, abrindo caminho para a exploração do uso de templates assíncronos para solucionar problemas modernos e futuros no projeto de circuitos integrados.

Submitted by Renata Lopes (renatasil82@gmail.com) on 2017-04-20T13:59:41Z No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2017-04-20T14:45:47Z (GMT) No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) / Made available in DSpace on 2017-04-20T14:45:47Z (GMT). No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) Previous issue date: 2006-08-09 / Esta dissertação apresenta estudos sobre um limitador eletrônico de corrente de curto-circuito (FCL – Fault Current Limiter) ressonante controlado por dispositivos semicondutores de potência. Inicialmente são discutidas a operação de duas topologias de circuitos ressonantes ideais como limitadores de corrente de curto-circuito. A análise desses circuitos é usada para derivar uma topologia alternativa para o limitador baseada da conexão de um circuito ressonante série e outro paralelo. Modelos digitais implementados no pacote de simulação SimPowerSystem/MATLAB são usados para investigar o desempenho do limitador proposto para proteger um sistema elétrico contra correntes de curto-circuito. Funções de transferência dos modelos linearizados dos limitadores são utilizados para identificar o efeito de cada elemento do FCL sobre sua estabilidade e resposta transitória. Os resultados obtidos são usados para modificar a topologia do FCL com objetivo melhorar sua resposta dinâmica. São investigados também sistemas para detecção de falhas e falsas falhas e também um sistema de sincronismo e disparo para os tiristores de potência robusto mediante variações de amplitude e freqüência. / This dissertation presents a study of a resonant fault current limiter (FCL) controlled by power semiconductor devices. Initially the operation of two ideal resonant circuit topologies as fault current limiter are discussed. The analysis of these circuits is used to derive an alternative topology to the fault current limiter based on the connection of a series and a parallel resonant circuit. Digital models are implemented in the SimPowerSystem/Matlab simulation package to investigate the performance of the proposed FCL to protect transmission and distribution electric networks against shortcircuit currents. Transferfunctions of the linear limiter models are used to identify the effect of each element of the FCL over its stability and its transient response. The developed analysis will be used to derive modifications in the FCL topology in such a way to improve their dynamic response. Systems for failures and false failures also are investigated as well as a synchronism and shot system for thyristors of robust power by means of amplitude and frequency variations.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T07:37:16Z (GMT). No. of bitstreams: 1 Lacerda_Fabiode_M.pdf: 2622408 bytes, checksum: 2f4c944421ef4f76580a3a2d600b57cf (MD5) Previous issue date: 2001 / Mestrado

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T08:00:22Z (GMT). No. of bitstreams: 1 Silva_PauloGustavoRaymundo_M.pdf: 1527556 bytes, checksum: 336c660e7ea40af13d4dbbcdddd5bcc3 (MD5) Previous issue date: 2001 / Mestrado

Orientador : Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T03:58:22Z (GMT). No. of bitstreams: 1 DalFabbro_PauloAugusto_M.pdf: 2340341 bytes, checksum: 51a8e44036af7334cbe842b7ce88edc3 (MD5) Previous issue date: 2002 / Mestrado

Orientador : Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T03:56:55Z (GMT). No. of bitstreams: 1 Pessatti_MuriloPilon_M.pdf: 2003159 bytes, checksum: 6593b1ca543f93febd43ee73a1048879 (MD5) Previous issue date: 2002 / Mestrado

Orientador : Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T22:19:04Z (GMT). No. of bitstreams: 1 Melo_WellingtonRomeirode_M.pdf: 2432578 bytes, checksum: 9e5b1bb341c4c2a6921721ebacc67ae8 (MD5) Previous issue date: 2004 / Mestrado

[pt] A análise do comportamento de tempos é uma etapa fundamental do processo de validação de projetos de circuitos integrados. O objetivo deste trabalho é apresentar aspectos de verificação de projetos e propor uma abordagem para análise de tempos de circuitos integrados baseada nos conceitos de hierarquia de definição, modo-misto de representação e independência de tecnologia. Foi implementado um analisador de tempos, o TCHiM, cujas características são apresentadas. / [en] Timing analysis is a fundamental step for the validation of a integrated circuit design. In this work present some aspects of verification of designs and an propose an approach for a timing analyzer, based on the concepst of definition hierarchy, mixed-mode representation and technology independence. A prototype was implement and its caracteristics are presented.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T15:37:07Z (GMT). No. of bitstreams: 1 Acco_EdsonSantos_M.pdf: 4956105 bytes, checksum: d305e485880ebd44f862df629fbf1542 (MD5) Previous issue date: 1994 / Resumo: Este trabalho apresenta um estudo teórico-experimental sobre o fenômeno de injeção de carga, que ocorre em circuitos a capacitores chaveados durante a transição de abertura das chaves analógicas MOS. Inicialmente é feita uma análise teórica sobre esse fenômeno, abordando as estratégias reportadas até então, para minimizar o efeito de injeção de carga. Um estudo sobre a formação de cargas no canal do transistor MOS é apresentado. Comprovam-se, experimentalmente, as curvas teóricas que a literatura apresenta. É apresentada, tanibém, uma proposta para equiparticionar a injeção de carga que, entretanto, não pode ser caracterizada devido ao não funcionamento do CI implementado no PMUCMOS.5. Finalmente, apresenta-se um circuito experimental bastante consistente que corrige o erro causado pela injeçào de carga introduzida pela chave MOS / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos I. Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T19:30:02Z (GMT). No. of bitstreams: 1 SilvaJunior_ArmandoGomesda_M.pdf: 2425115 bytes, checksum: 23c6ade361186fe8705ce62d04ffa971 (MD5) Previous issue date: 1980 / Resumo: Dada a viabilidade do projeto automático de circuitos integrados digitais dedicados, foi desenvolvido no Laboratório de Eletrônica e Dispositivos (LED) o SPA-D Sistema de Projeto Automático de Circuitos Integrados Digitais. Tal sistema caracteriza-se pelo emprego de urna coleção de padrões básicos, denominados microblocos, para a geração de um layout regular para o circuito integrado. Neste trabalho, apresenta-se o desenvolvimento de um sistema de modelagem automática de circuitos integrados digitais MOS, integrado ao SPA-D. Os parâmetros elétricos associados ao processo de confecção são calculados através do programa CAPETA, que utiliza os dados decorrentes da simulação do processo ou dados estatísticos sobre o mesmo. Com os parâmetros elétricos decorrentes do estado termodinâmico do processo de fabricação, das dimensões das máscaras dos microblocos, dos grafos dos circuitos equivalentes e dos algoritmos de dimensionamento dos modelos dos microblocos, obtém-se automaticamente, via computador, o circuito elétrico equivalente dos microblocos através do programa AUTOMOS. A descrição do circuito equivalente é armazenada no formato sintático adequado para a interpretação pelo simulador elétrico, que irá verificar o comportamento elétrico estático e transiente do circuito construído. Um exemplo de aplicação em urna tecnologia PMOS de porta metálica é apresentado, corno caso de estudo / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica