Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Mecânica, Florianópolis, 2014. / Made available in DSpace on 2015-02-05T21:21:27Z (GMT). No. of bitstreams: 1 328837.pdf: 3599401 bytes, checksum: e5820867f869d6e549fde5af56c60012 (MD5) Previous issue date: 2014 / Nas indústrias de petróleo e gás e de construção naval, a união entre componentes metálicos, caracterizada por grandes espessuras e soldagem multipasse, é, em sua maioria, executada de forma manual por soldadores previamente qualificados. Desta forma, a qualidade da solda está intimamente ligada à habilidade do soldador em adequar as condições do arco voltaico e da transferência metálica à junta que está sendo soldada. A obtenção de soldas com mínima formação de defeitos é principalmente agravada na soldagem do passe de raiz. Nesta situação é necessário um meticuloso controle da poça de fusão a fim de obter a penetração desejada, sem promover o escorrimento da poça, fenômeno conhecido como burn-through. Outro agravante está na preparação da junta a ser soldada, que nem sempre oferece dimensões repetitivas, apresentando irregularidades como gaps e ângulos variáveis, high-low, entre outras variações nas dimensões da junta. A influência destes defeitos sobre o passe de raiz é minimizada ao se garantir um maior controle da energia aportada à peça, proposição das tecnologias de controle da transferência por curto-circuito. Contudo, atualmente, a maioria do suprimento desta tecnologia advém de empresas de fontes de soldagem situadas no exterior. Além da escassez de informações sobre as várias soluções disponibilizadas por diferentes fabricantes, ainda, se está restrito a soluções para aplicações pré-definidas de fábrica. Dentro deste cenário é que se insere o presente trabalho. Ele aprimora uma tecnologia nacional, denominada de CCC (Curto-Circuito Controlado), com início de desenvolvimento em 1999. O objetivo é a criação de uma base sólida para o desenvolvimento e consolidação deste tipo de tecnologia em território nacional. Isto assegura melhor feedback com efetiva adaptação contínua. Por intermédio de implementações de software e hardware na fonte de soldagem, foi atingido um controle de alta dinâmica na forma de onda de corrente, na faixa dos microssegundos, além de melhorias nas rotinas de realimentação e controle das variáveis elétricas do processo. Cada fase da transferência metálica por curto-circuito foi avaliada em ensaios práticos de soldagem, resultando em maior precisão no controle da transferência das gotas e na dinâmica da poça de fusão. Foram desenvolvidos programas sinérgicos para os arames ER70S-6 de 1,0 e 1,2 mm de diâmetro, utilizando como gás de proteção uma composição de 75% de argônio e 25% de CO2. Procurando aumentar a facilidade de utilização do processo por parte do soldador, definiram-se apenas duas variáveis de regulagem para o processo CCC, a velocidade de alimentação de arame, entre 2 e 6 m/min, e o parâmetro ?a?, responsável por regulagens finas na potência. Os testes foram monitorados com auxílio de câmera de alta velocidade e sistemas de aquisições de dados. Com a utilização destas ferramentas de avaliação foi possível obter explicações concisas sobre a influência de cada fase da forma de onda de corrente na dinâmica da transferência metálica e da poça de fusão. Como resultado dos desenvolvimentos realizados neste trabalho, atualmente o processo de soldagem CCC apresenta alta regularidade na transferência metálica, baixa formação de respingos e adequado controle da poça de fusão, além de oferecer programas sinérgicos.<br> / Abstract : In the oil and gas and shipbuilding industries, the welds between metal components are characterized by large thicknesses and multipass welding. This job is mostly performed manually by previously trained welders. Thus, the weld quality is closely linked to the ability of the welder to adjust the conditions of the arc and the metal transfer mode to the joint. Achieving healthy welds is particularly aggravated in the root pass welding. In this situation is necessary a meticulous control of weld pool in order to obtain the desired penetration without causing burn-through. Another problem is in the joint preparation, it does not always provide exact dimensions, presenting irregularities such as inconstant gaps and angles, high-low and other dimensions variations. The technologies that propose the controlled short circuit technology minimize the influence of these defects on the root pass with greater control of heat input. However, currently, most of the supply of this technology is in the international power sources, and the high-tech products stay in these regions and local industry just uses this technology. To create a solid foundation and develop this technology in Brazil, providing greater feedback with effective continuous adaptation, evolution and a potential success in the application of the process to the local industry, was planned out the main objective of this work, that is the improvement of the welding process CCC (Controlled short circuit), seeking to optimize its current waveform and the formulation of a synergistic program. Through software and hardware implementations and improvements in routines and feedback control of electrical process variables, the welding source is working in a high dynamic control of the current waveform, at a microsecond range. In experimental welding tests each phase of short circuit transfer was evaluated, resulting in greater precision in controlling the transfer of droplets and weld pool dynamics. Based on these results, were developed synergistic programs to mild steel consumables 1.0 to 1.2 mm in diameter, using protective gas as a composition of 75% argon and 25% CO 2. Seeking facilitate the use of the process by the welder, were set up just two variables for adjusting the CCC process, the wire feed speed, between 2 and 6 m / min, and the  a parameter responsible for fine adjustments in output power. The tests were monitored with high-speed camera and data acquisition systems. The use of these assessment tools enabled to obtain concise explanations of the influence of each phase of the current waveform and of metal transfer and weld pool dynamics. As a result this work, currently, the CCC welding process has high regularity of metal transfer, low spatter and good weld pool control, and provides synergistic programs.

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso da técnica redundância modular tripla tradicional, conhecida como TMR, garante mascaramento lógico total contra falhas transiente únicas para um dado circuito. No entanto a técnica TMR apresenta um custo extra em área de no mínimo 200% quando comparado com o circuito original. De modo a reduzir o custo extra em área sem comprometer significativamente a cobertura de falhas, a TMR pode usar uma abordagem de circuitos aproximados para gerar módulos redundantes, estes sendo otimizados em área quando comparados com o módulo original. Estudos iniciais desta técnica demonstraram que é possível obter um bom equilíbrio entre custo extra de área e capacidade de mascaramento de falhas. Neste trabalho, aprofundamos a análise desta abordagem utilizando um novo método para computar as funções lógicas aproximadas e a seleção da melhor composição e estrutura dos circuitos aproximados, buscando a maior cobertura a falhas possível. Usamos circuitos TMR compostos por lógica aproximada contendo portas lógicas complexas com lógica aproximada ou com portas lógicas em multi-nível. Todos os testes foram feitos através de injeção de falhas em nível elétrico e em nível lógico. Resultados mostraram que a área pode ser reduzida significativamente, de 200% para próximo de 85%, e ainda sim alcançar um mascaramento de falhas superior a 95%. / This work consists in the study about the fault tolerance technique TMR in conjunction with approximate computing to mitigate transient faults in digital circuits. The use of Triple Modular Redundancy (TMR) with majority voters can guarantee full single fault masking coverage for a given circuit against transient faults. However, it presents a minimum area overhead of 200% compared to the original circuit. In order to reduce area overhead without compromising significantly the fault coverage, TMR can use approximated circuits approach to generate redundant modules that are optimized in area compared to the original module. Initial studies of this technique have shown that it is possible to reach a good balance between fault coverage and area overhead cost. In this work, we do a further analysis of this approach by using a new method to compute approximate functions and to select the best combinations of approximate circuits targeting the highest fault coverage possible. We use TMR circuits composed exclusively by complex gates and multi-level logic gates. All the tests are done using electrical fault injection, using NGSPICE, and in logical level using the fault injection tool designed specifically for this study. Results show that area overhead can be reduced greatly from 200% to 85%and still reaching fault coverage of more than 95%.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2013-12-05T20:24:04Z (GMT). No. of bitstreams: 0 Previous issue date: 1995Bitstream added on 2016-01-08T19:39:17Z : No. of bitstreams: 1 99968.pdf: 2182846 bytes, checksum: a507bb94a535c372e0d0d91a4b0b1798 (MD5) / Estudo de um conversor CC-CC em ponte completa, visando empregá-lo como fonte de alimentação de alta densidade de potência substituindo ao tradicional conversor em ponte completa, com comutação sob tensão nula e modulação por largura de pulso (FB-ZVS-PWM). O conversor opera com modulação por largura de pulso, comutação não dissipativa e submete os interruptores de potência a baixo stress por corrente eficaz. Realiza-se o estudo analítico do conversor, obtem-se ábacos e estabelece-se uma metodologia de projeto. Os resultados são validados mediante simulações e experimentação. Efetua-se um estudo teórico, comparativo do ponto de vista das perdas em condução dos interruptores de potência, com o conversor FB-ZVS-PWM.

Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T17:33:18Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:29:52Z : No. of bitstreams: 1 142142.pdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5)

Resumo: Nesta tese são apresentados dois trabalhos distintos. O primeiro, está relacionada ao trabalho experimental, no qual desenvolvemos (a) transistores híbridos em arquitetura vertical com base nanoestruturada por litografia de esferas e também, (b) transistores de efeito de campo em arquitetura vertical. O transistor (a) é baseado em dois trabalhos desenvolvidos no Grupo de Dispositivos Optoeletrônicos Orgânicos - UFPR, cujas técnicas e arquitetura são utilizadas para desenvolver um transistor de base-permeável com furos na grade metálica que pos- suam tamanho controlado. A segunda classe de dispositivos desenvolvida, consiste de transistores de efeito de campo em arquitetura vertical cujas camadas estão em- pilhadas de modo a formar uma célula capacitiva na parte inferior e um dispositivo a dois terminais na parte superior. Com esta arquitetura conseguimos obter um dispositivo onde a corrente no canal é modulada pelo efeito de campo gerado pela porta e que opera a baixas tensões. Já na segunda parte, trata-se de um modelo teórico que descreve a influência dos es- tados de armadilha de carga no transporte de portadores de carga em transistores de efeito de campo. Neste caso, consideramos estados de armadilha discretos numa dis- tribuição contínua em energia descrita por uma distribuição exponencial. Junto aos resultados numéricos apresentamos também uma aproximação anal ética do modelo. Através destes resultados é possível observar que a espessura efetiva do canal condu- tor, produzida pela tensão da porta, depende fortemente da desordem energética do semicondutor. Assim, o transporte de cargas em materiais amorfos apresenta dois diferentes regimes: (i) Regime tipo-\bulk"(TB), onde a mobilidade dos portadores de carga decresce com a espessura do filme semicondutor e, (ii) o regime de transporte de superfície (TS), onde a mobilidade de portadores de carga satura e não depende da espessura do filme semicondutor.

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Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Física, Programa de Pós-Graduação em Física, 2017. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2017-03-31T15:38:37Z No. of bitstreams: 1 2017_EvertonLuisdaSilvaeSilva.pdf: 3425479 bytes, checksum: 5e9625e679d1474795d77ff905bba399 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2017-04-13T19:29:03Z (GMT) No. of bitstreams: 1 2017_EvertonLuisdaSilvaeSilva.pdf: 3425479 bytes, checksum: 5e9625e679d1474795d77ff905bba399 (MD5) / Made available in DSpace on 2017-04-13T19:29:03Z (GMT). No. of bitstreams: 1 2017_EvertonLuisdaSilvaeSilva.pdf: 3425479 bytes, checksum: 5e9625e679d1474795d77ff905bba399 (MD5) / Nesta dissertação vamos estudamos analitica-numericamente um arranjo não estacionário de Eletrodinâmica Quântica de circuitos no qual N átomos artificiais de dois níveis interagem com um modo de campo eletromagnético confinado em um ressonador. Consideramos que a frequência de transição atômica ou o acoplamento átomo campo são modulados temporalmente por uma superposição de funções harmônicas com frequências n(j). E mostrando que todos os fenômenos ressonantes que ocorrem para uma frequência específica $\eta$ também ocorrem quando $\eta$ é reduzido pela metade. Todavia, neste último caso, a taxa de transição entre os estados acoplados pela modulação é consideravelmente menor. Dentre os fenômenos previstos na nossa abordagem destacam-se: o efeito Casimir dinâmico, o efeito anti-Jaynes-Cummings e um novo fenômeno descrito em trabalhos recentes no contexto da eletrodinâmica quântica de circuitos, denominado anti-efeito Casimir dinâmico. As taxas de transição entre os estados são calculadas explicitamente no regime de acoplamento fraco, e as perspectivas para a implementação do nosso modelo em laboratório são analisadas de maneira qualitativa. Ademais, investigamos numericamente o comportamento do sistema no regime ultraforte de interação radiaçãomatéria uma vez que nossos cálculos analíticos não contemplam este caso. Por fim, demonstramos que, quando a frequência de modulação $\eta$ varia linearmente com o tempo, transições Landau-Zener efetivas são induzidas no sistema. / In this work we investigate analytically and numerically the nonstationary circuit quantum electrodynamics setup in which a single atificial atom interacts with a single mode of the electromagnetic field confined in a ressonator. We consider that the atomic transition frequency or the atom-field coupling strength are modulated in time by a multi-tone external perturbation. We show that all the resonant phenomena that occur for the modulation frequency $\eta$ also occur for the halved modulation frequencyes. However in the latter case the associated transition rates between the coupled states are significantly smaller. We derive several effects, such as: dynamical Casimir effect, anti-Jaynes-Cummings effect and a new phenomenon predicted in recent works in circuit quantum electrodynamics called anti-dinamical Casimir effect. The transition rates between the light-matter dressed states are evaluated explicitly and the prospects of experimental implementation of our model are discussed in a qualitative manner. Furthermore we numericaly study the behavior of this system in the ultrastrong coupling regime, since our analytical calculations do not contemplate this case. Finally we show that when the modulation frequency $\eta$ changes linearlly with time, effective Landau-Zener transitions are induced in the system.

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso da técnica redundância modular tripla tradicional, conhecida como TMR, garante mascaramento lógico total contra falhas transiente únicas para um dado circuito. No entanto a técnica TMR apresenta um custo extra em área de no mínimo 200% quando comparado com o circuito original. De modo a reduzir o custo extra em área sem comprometer significativamente a cobertura de falhas, a TMR pode usar uma abordagem de circuitos aproximados para gerar módulos redundantes, estes sendo otimizados em área quando comparados com o módulo original. Estudos iniciais desta técnica demonstraram que é possível obter um bom equilíbrio entre custo extra de área e capacidade de mascaramento de falhas. Neste trabalho, aprofundamos a análise desta abordagem utilizando um novo método para computar as funções lógicas aproximadas e a seleção da melhor composição e estrutura dos circuitos aproximados, buscando a maior cobertura a falhas possível. Usamos circuitos TMR compostos por lógica aproximada contendo portas lógicas complexas com lógica aproximada ou com portas lógicas em multi-nível. Todos os testes foram feitos através de injeção de falhas em nível elétrico e em nível lógico. Resultados mostraram que a área pode ser reduzida significativamente, de 200% para próximo de 85%, e ainda sim alcançar um mascaramento de falhas superior a 95%. / This work consists in the study about the fault tolerance technique TMR in conjunction with approximate computing to mitigate transient faults in digital circuits. The use of Triple Modular Redundancy (TMR) with majority voters can guarantee full single fault masking coverage for a given circuit against transient faults. However, it presents a minimum area overhead of 200% compared to the original circuit. In order to reduce area overhead without compromising significantly the fault coverage, TMR can use approximated circuits approach to generate redundant modules that are optimized in area compared to the original module. Initial studies of this technique have shown that it is possible to reach a good balance between fault coverage and area overhead cost. In this work, we do a further analysis of this approach by using a new method to compute approximate functions and to select the best combinations of approximate circuits targeting the highest fault coverage possible. We use TMR circuits composed exclusively by complex gates and multi-level logic gates. All the tests are done using electrical fault injection, using NGSPICE, and in logical level using the fault injection tool designed specifically for this study. Results show that area overhead can be reduced greatly from 200% to 85%and still reaching fault coverage of more than 95%.