Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80% / Tesis

En el presente trabajo de tesis se realizó el diseño de un circuito de protección contra ataques del tipo Differential Power Analysis (DPA) aplicado a tarjetas inteligentes. Este tipo de tarjetas presenta la misma apariencia física de una tarjeta de crédito pero en su estructura cuenta con un circuito integrado. Se utilizó la tecnología AMS 0.35m de la compañía Austriamicrosystem, y se aplicó la técnica denominada Atenuación de Corriente. Esta se basa en la implementación de un circuito ubicado entre la fuente de alimentación y el procesador criptográfico de la tarjeta inteligente, el cual logra disminuir las variaciones de consumo de corriente presentes durante una operación criptográfica. El circuito de protección se dividió en tres bloques: Sensor de Corriente, Amplificador de Transimpedancia e Inyector de Corriente. Cada uno de estos bloques fue diseñado tomando criterios del diseño de circuitos integrados analógicos, tales como consumo de potencia, área ocupada y ganancia. Para esta etapa de diseño se utilizó el modelo Level 1 del transistor MOSFET. Posteriormente, se realizaron simulaciones a cada uno de los bloques del circuito de protección usando el software Cadence. Finalmente, una vez alcanzados los requerimientos establecidos, se procedió al desarrollo del layout físico del circuito diseñado. El circuito diseñado logra una atenuación de las variaciones de consumo de corriente del 86%. Entre sus principales características se puede mencionar que consume 35.5mW , ocupa 2 60000m y presenta 96MHz de ancho de banda. / Tesis

En el presente trabajo de tesis, se desarrolla el diseño de un amplificador operacional - bloque fundamental en sistemas integrados en chip - en base a dispositivos de una tecnología CMOS cuya longitud de canal mínima es 0,35 μm. El diseño se orienta al uso del amplificador como buffer de salida en canales de acondicionamiento de señales médicas. Con la finalidad de aprovechar al máximo la tensión de alimentación disponible se eligió una etapa de salida del tipo rail to rail. Para conducir las cargas externas de manera eficiente y minimizando efectos de distorsión de cruce por cero se adoptó un esquema clase AB para la operación de la etapa de salida. El procedimiento de diseño propuesto permite analizar conjuntamente especificaciones de consumo, ruido, ancho de banda y offset de tal forma que para un conjunto de valores de esas especificaciones, es posible determinar si es posible o no alcanzarlas, y en el caso afirmativo, calcular las dimensiones de los transistores y capacitores y las corrientes de polarización. Este procedimiento de diseño está basado en el modelo del transistor MOSFET conocido como Advanced Compact Mosfet (ACM), el cual posee ecuaciones que son válidas en todos los regímenes de inversión del transistor. De acuerdo con los resultados de simulación, el circuito alcanza las siguientes especificaciones en el caso típico de parámetros tecnológicos a 27oC: Margen de fase de 83o con una carga capacitiva de 50pF, frecuencia de ganancia unitaria 650KHz, consumo de corriente de 13 μA, ruido rms de 67 μV. La desviación estándar del offset referido a la entrada es de 3mV. El voltaje de alimentación nominal será de 3,3V, sin embargo el desempeño del circuito fue comprobado también con una tensión mínima de 2,7V. / Tesis

En la actualidad la electrónica está contribuyendo con la calidad de vida de los seres humanos mediante el desarrollo de equipos empleados en el diagnóstico o tratamiento de enfermedades. Un resultado de esta tendencia es la aparición de dispositivos portátiles, alimentados con baterías, que permiten la adquisición continua de señales de ECG (Electrocardiograma). La importancia de las señales ECG radica en que permiten detectar trastornos del ritmo cardíaco, de la conducción y desequilibrios electrolíticos, así como documentar el diagnóstico y evolución de los infartos del miocardio, isquemia y pericarditis; y también vigilar y evaluar efectos farmacológicos de los medicamentos sobre el corazón y la actividad de los marcapasos, entre otros. La presente tesis tuvo como objetivo el diseño de un filtro pasa-bajo en tecnología CMOS para acondicionar señales de ECG. Este acondicionamiento consiste en la eliminación de ruido de alta frecuencia y la limitación de la banda de frecuencia para evitar el efecto aliasing en la conversión analógica-digital. El circuito cumple con los requerimientos necesarios para filtrar correctamente la señal dejando pasar el rango de frecuencias que contiene la información más relevante del ECG. El filtro tiene una frecuencia de corte es 150Hz y está constituido por transconductores de 10nS que poseen un coeficiente de linealidad (®) menor a 1% en un rango de entrada de ±300mV . En esta tesis se describen todas las etapas de diseño del filtro pasa-bajo, el cual se llevó a cabo utilizando el modelo Level 1 del transistor MOSFET para los cálculos manuales y la herramienta CADENCE para la simulación eléctrica. / Tesis

En este trabajo de tesis se presenta el análisis y la comparación de un conjunto de estructuras de linealización de transconductores. Los transconductores son circuitos utilizados en la implementación de filtros integrados analógicos que reemplazan a los resistores los cuales ocupan demasiada área dentro del circuito integrado. En el caso de la adquisición de señales ECG, se requieren de filtros que trabajen en bandas en el orden de mHz a cientos de Hz y eso implica que los valores de transconductancia se encuentren en el orden de los pS a nS. Obtener estos valores de transconductancia manteniendo un rango lineal adecuado representa un gran desafío para el diseñador de este tipo de bloques analógicos, siendo necesario emplear alguna estructura de linealización. Sin embargo, se debe realizar un análisis cuidadoso del efecto de estas estructuras en parámetros como ruido y offset. Un punto importante en esta tesis es el desarrollo de ecuaciones que modelan el comportamiento eléctrico de las estructuras de linealización. Estas permiten obtener de manera rápida y efectiva un amplio panorama de los principales compromisos entre los parámetros de desempeño: transconductancia, rango lineal, ruido, consumo de corriente y offset. Cabe mencionar que estas ecuaciones fueron obtenidas utilizando el modelo matemático ACM (Advanced Compact Mosfet Model) del transistor MOS. Este modelo es válido en todas la regiones de operación del transistor y en todos los niveles de inversión, es decir, utilizando una única ecuación se puede modelar el comportamiento del transistor en todas las condiciones. Debido a esto, las ecuaciones desarrolladas en esta tesis para las arquitecturas de linealización son válidas para todas las condiciones de polarización de los transistores, lo cual representa un aporte importante del presente trabajo. Se realizó el análisis de tres estructuras de linealización: par diferencial con resistencias de degeneración, estructura propuesta por Krummenacher y Joehl [1] y la estructura propuesta por Silva Martinez [2]. La especificación de diseño fue que el rango lineal sea el máximo posible para una transconductancia de 10nS y una desviación estándar del offset menor a 5mV. El proceso de fabricación considerado para el diseño tiene 0,35μm como mínima longitud de canal. / Tesis

Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80%

En el presente trabajo de tesis se realizó el diseño de un circuito de protección contra ataques del tipo Differential Power Analysis (DPA) aplicado a tarjetas inteligentes. Este tipo de tarjetas presenta la misma apariencia física de una tarjeta de crédito pero en su estructura cuenta con un circuito integrado. Se utilizó la tecnología AMS 0.35m de la compañía Austriamicrosystem, y se aplicó la técnica denominada Atenuación de Corriente. Esta se basa en la implementación de un circuito ubicado entre la fuente de alimentación y el procesador criptográfico de la tarjeta inteligente, el cual logra disminuir las variaciones de consumo de corriente presentes durante una operación criptográfica. El circuito de protección se dividió en tres bloques: Sensor de Corriente, Amplificador de Transimpedancia e Inyector de Corriente. Cada uno de estos bloques fue diseñado tomando criterios del diseño de circuitos integrados analógicos, tales como consumo de potencia, área ocupada y ganancia. Para esta etapa de diseño se utilizó el modelo Level 1 del transistor MOSFET. Posteriormente, se realizaron simulaciones a cada uno de los bloques del circuito de protección usando el software Cadence. Finalmente, una vez alcanzados los requerimientos establecidos, se procedió al desarrollo del layout físico del circuito diseñado. El circuito diseñado logra una atenuación de las variaciones de consumo de corriente del 86%. Entre sus principales características se puede mencionar que consume 35.5mW , ocupa 2 60000m y presenta 96MHz de ancho de banda.

The upgrade program of the Large Hadron Collider (LHC) was implemented during the second Long Shutdown program (2019/2020). For this program, the ALICE Collaboration (A Large Ion Collider Experiment) proposed, among others, a new detector called Muon Forward Tracker (MFT). The primary goal of the MFT detector, installed on December 2021 and located between the Inner Tracker System (ITS) and the Muon Spectrometer, is to improve the capability of vertex reconstruction. The MFT is equipped with the same pixel sensors used for the ITS upgrade. These sensors are the ALICE Pixel Detectors (ALPIDE), a kind of monolithic active pixel sensor. The MFT is composed of five arrays of pixel sensors which are configured as parallel discs covering −3.6 < η < −2.45. Some prototypes were designed in order to achieve the final version of the ALPIDE, such as the pALPIDE family, which was divided into three versions (i.e., pALPIDE-1,2,3). The ALICE upgrade also included a new system for the data taking and simulation called Online-offline (O2) to replace AliRoot. We designed the geometry of two non-active parts of the MFT and included them in the O2 system. The first goal of this thesis is focused on the characterization of the pALPIDE-2. This sensor is segmented into four groups corresponding to four types of pixels. This characterization includes the test of analogue and digital. According to these tests, we identified a group of pixels that do not work correctly. The threshold scan tests showed the threshold level in each pixel is influenced by the input capacitance according to its n-well size and the surrounding area. Also, we studied the response of the pALPIDE-2 when it was exposed to a soft x-ray source, varying the distance between them. This test showed that the hit count changed according to the inverse square of the distance. iv The second goal of this thesis was to implement a low-cost tool based on a CMOS sensor to characterize laser beams. This tool comprises a Raspberry, a Pi Camera with a pitch size of 1.4 µm, and an optical system. To test the accuracy of the results of this tool, we made similar measurements with other sensors. A photodiode and a light-dependent resistor performed these measurements, which showed the spot radius size compatibility. However, the CMOS sensor expressed the highest precision and is a more affordable tool than commercial devices.

El desarrollo de la tecnología enfocada a la medicina relacionada al sector de enfermedades ligadas al sistema nervioso ha requerido de dispositivos capaces de detectar de manera precisa las señales que emite, siendo estas los impulsos eléctricos neuronales, ya que mediante las mismas se puede obtener la información que se transmite de neurona en neurona tales como movimientos psicomotrices o captaciones sensoriales. Una alternativa desarrollada para la detección de estos impulsos son los circuitos implantables en el cerebro, los cuales obtienen las señales neuronales de manera extracelular; es decir, obtención de señales de neuronas cercanas a un electrodo mediante penetración de la corteza cerebral. Es posible del uso de una etapa de detección para la obtener los impulsos mas es necesaria la diferenciación entre la señal neuronal y el ruido existente. Se hace uso de un filtro dentro de la detección, pero este solo filtra el ruido que tiene distinta frecuencia a la emitida por una neurona y no el obtenido de las neuronas alejadas al electrodo. Por ello, el establecimiento de un nivel de comparación permite la correcta detección de estos impulsos eléctricos neuronales, siendo una manera de obtenerlo mediante la estimación de la tasa de disparo del detector. La presente tesis tuvo como objetivo el diseño de un circuito estimador en tecnología CMOS capaz de obtener la estimación de la tasa de disparo de un detector de impulsos eléctricos neuronales. El estimador consiste en un comparador que identifica los instantes que la señal neuronal es mayor a un valor umbral fijo y un filtro Gm-C retroalimentado cuya salida es un valor proporcional a la tasa de disparo del comparador. En la tesis se describen los circuitos analógicos basados en tecnología 0.35um CMOS de AMS utilizados para los diseños del comparador y del filtro; asimismo, el diseño de los mismos y del estimador. También, se presentan los resultados obtenidos en las simulaciones mediante el software de simulación Virtuoso Environment (Cadence Design System) donde se utilizó como señal de entrada del comparador una señal neuronal amplificada de 2s de duración.

En este trabajo de tesis se presenta el análisis y la comparación de un conjunto de estructuras de linealización de transconductores. Los transconductores son circuitos utilizados en la implementación de filtros integrados analógicos que reemplazan a los resistores los cuales ocupan demasiada área dentro del circuito integrado. En el caso de la adquisición de señales ECG, se requieren de filtros que trabajen en bandas en el orden de mHz a cientos de Hz y eso implica que los valores de transconductancia se encuentren en el orden de los pS a nS. Obtener estos valores de transconductancia manteniendo un rango lineal adecuado representa un gran desafío para el diseñador de este tipo de bloques analógicos, siendo necesario emplear alguna estructura de linealización. Sin embargo, se debe realizar un análisis cuidadoso del efecto de estas estructuras en parámetros como ruido y offset. Un punto importante en esta tesis es el desarrollo de ecuaciones que modelan el comportamiento eléctrico de las estructuras de linealización. Estas permiten obtener de manera rápida y efectiva un amplio panorama de los principales compromisos entre los parámetros de desempeño: transconductancia, rango lineal, ruido, consumo de corriente y offset. Cabe mencionar que estas ecuaciones fueron obtenidas utilizando el modelo matemático ACM (Advanced Compact Mosfet Model) del transistor MOS. Este modelo es válido en todas la regiones de operación del transistor y en todos los niveles de inversión, es decir, utilizando una única ecuación se puede modelar el comportamiento del transistor en todas las condiciones. Debido a esto, las ecuaciones desarrolladas en esta tesis para las arquitecturas de linealización son válidas para todas las condiciones de polarización de los transistores, lo cual representa un aporte importante del presente trabajo. Se realizó el análisis de tres estructuras de linealización: par diferencial con resistencias de degeneración, estructura propuesta por Krummenacher y Joehl [1] y la estructura propuesta por Silva Martinez [2]. La especificación de diseño fue que el rango lineal sea el máximo posible para una transconductancia de 10nS y una desviación estándar del offset menor a 5mV. El proceso de fabricación considerado para el diseño tiene 0,35μm como mínima longitud de canal.