O foco desta tese de doutorado é o projeto de circuitos integrados banda larga para receptores que atedem múltiplas bandas e padrões. Durante este doutorado, três projetos foram desenvolvidos e são apresentados nesta tese: a especificação de um receptor banda-larga para sensoriamento de espectro, duas versões do projeto de um amplificador de ganho variável e baixo ruído, fabricado em 130 nm CMOS, e o projeto de um receptor high-IF banda larga, fabricado em 40 nm CMOS. As especificações do receptor de sensoriamento espectral visam a detecção de três sinais de banda larga: WRAN, WiMax e LTE. Estes são os principais sinais de banda larga dentro da banda de 50 MHz à 4 GHz. A band em questão, foi selecionada por estar, concomitantemente, superlotada e subutilizada. Após a definição das especificações do receptor, as especificações em nível de bloco também foram calculadas e verificadas através de simulações com modelos comportamentais dos circuitos. As especificações mostram que o receptor deve suportar sinais com diversos níveis de potência, o que motivou o projeto do amplificador de ganho variável de baixo ruído (LNVGA). O objetivo do LNVGA é permitir a recepção de sinais fortes e fracos. Seja atenuando o sinal, de modo a evitar a sua compressão nos blocos subsequentes, como o mixer, ou amplificando-o, de modo a reduzir a figura de ruído do sistema, o que aumenta a sua sensibilidade. Os LNVGAs fabricados são capazes de ajustar o ganho em até 45 dB em uma banda de 3 GHz Além disso, foi observada uma figura de ruído de até 3.4 dB. Em contraste com outros VGAs publicados, os LNVGAs propostos conseguem combinar grande capacidade de ajuste de ganho com uma figura de ruído satisfatoriamente baixa. Esta grande capacidade de se ajustar o ganho deve-se, parcialmente, ao balun ativo proposto neste projeto. Ambos os LNVGAs foram projetados em 130 nm CMOS com uma tensão de alimentação de 1.2 V. O projeto final é um receptor high-IF banda larga em 40 nm CMOS. Devido à evolução da tecnologia CMOS, receptores high-IF sem componentes externos são viáveis em nós abaixo de 65 nm. A principal vantagem destes receptores é a sua robustez, à DC-offset, ruído flicker e distorções de ordem par. As duas principais contribuições neste projeto são o transcondutor de baixo ruído (LTNA) e a modificação no filtro passa banda à capacitor chaveado (SC-BPF). O LNTA usa duplo cancelamento de ruído, garantindo uma baixa figura de ruído Sendo o mixer e o SC-BPF passivos, a impedância de saída do LNTA deve ser maior que a impedância de entrada desses blocos. Deste modo, incorporou-se um folded-cascode ao LNTA para aumentar a sua impedância de saída. O SC-BPF original foi modificado adicionando-se um par cruzado de transcondutores as entradas em fase (I) e em quadratura (Q). Estes transcondutores permitem o aumento do valor do fator de qualidade (Q-factor) do SC-BPF e, até mesmo, o seu controle, isso com um aumento mínimo no consumo de energia e na complexidade do projeto. O maior ganho de tensão alcançado pelo receptor é de 30 dB. Operando com o ganho máximo, figura de ruído do receptor é de 3.3 dB. O IIP3 mais alto em 1 GHz é -2.5 dBm, e o IIP2 máximo é de 35 dBm. O receptor e o gerador de clock drenam 25 mA de uma fonte de 0.9 V. Em comparação com o estado da arte, o nosso receptor tem a menor área. Além disso, o consumo de energia é pequeno e buscamos operar numa banda mais ampla de entrada de RF. / This thesis has been focused on the design of wideband circuits for multi-band/multistandard receivers. Three projects have been developed during this Ph.D. and are presented in this thesis: the required specifications of a wideband spectrum-sensing receiver, two versions of a 130 nm CMOS wideband low-noise variable gain amplifier, and a 40 nm CMOS wideband high-IF receiver. The specifications of the spectrum-sensing receiver aim for the detection of three wideband signals WRAN, WiMax, and LTE. These are the principal wideband signals within the band from 50 MHz to 4 GHz, which has been selected because it was very crowded but with plenty of underused spaces. After the definition of the receiver specifications, the block-level specifications have also been calculated and verified through behavioral model simulations. The specifications have shown that a multistandard receiver must cope with a large range of signal power, which motivated the design the low-noise variable gain amplifier (LNVGA). The purpose of the LNVGA is to allow for the reception of both strong and weak signals by either reducing their signal power to values that do not compress the following blocks, like the mixer, or increasing it so that the noise figure is reduced, which increases the receiver sensitivity. The two fabricated LNVGAs achieve a gain tuning range up to 45 dB within a bandwidth of 3 GHz in addition to a NF as low as 3.4 dB. In contrast to other published VGAs, the proposed LNVGAs are the only ones that achieve a large gain tuning range in combination with a reasonably low NF The large gain tuning range has been obtained thanks to the proposed low imbalance active balun. Both LNVGAs have been designed in 130 nm CMOS for a 1.2 V supply. The final design is a 40 nm CMOS wideband high-IF receiver. Due to the evolution of CMOS technology, receivers with a higher IF and without external components are feasible in CMOS nodes below 65 nm. The main advantage of those high-IF receivers is their robustness to DC offsets, flicker noise, and even-order distortion. The two main contributions of this design are the LTNA and the modified bandpass switchedcapacitor filter (SC-BPF). The LNTA uses a dual noise cancellation, which ensures a low noise figure. Since both the mixer and the SC-BPF are passive, the LTNA needs an output impedance higher than the input impedance of the following blocks. Hence, a folded-cascode has been merged into the LNTA to increase its output impedance. The original SC-BPF has been modified by adding cross-connected transconductors at the in-phase (I) and quadrature (Q) inputs. These cross-connected transconductors not only boost but also allow for a variation of the Q-factor of the SC-BPF with a minimum increase of power consumption and design complexity. The highest voltage gain achieved by the receiver is 30 dB. While operating at the maximum gain, the receiver noise figure is 3.3 dB. The highest IIP3 is -2.5 dBm, and the IIP2 is as high as 35 dBm. The receiver and clock generation circuitry drain together 25 mA from a 0.9 V power supply. In comparison to the state-of-the-art, our receiver has the smallest area in addition to the reduced power consumption, and it targets the largest RF band.

Low cost, a high-integrated capability, and low-power consumption are the basic requirements for ultra wide band (UWB) system design in order for the system to be adopted in various commercial electronic devices in the near future. Thus, the highly integrated transceiver is trended to be manufactured by companies using the latest silicon based complimentary metal-oxide-silicon (CMOS) processes. In this dissertation, several new structural designs are proposed, which provide solutions for some crucial RF blocks in CMOS for UWB for commercial applications. In this dissertation, there is a discussion of the development, as well as an illustration, of a fully-integrated ultra-broadband transmit/receive (T/R) switch which uses nMOS transistors with deep n-well in a standard 0.18-μm CMOS process. The new CMOS T/R switch exploits patterned-ground-shield on-chip inductors together with MOSFET’s parasitic capacitances in order to synthesize artificial transmission lines which result in low insertion loss over an extremely wide bandwidth. Within DC-10 GHz, 10-18 GHz, and 18-20 GHz, the developed CMOS T/R switch exhibits insertion loss of less than 0.7, 1.0 and 2.5 dB and isolation between 32-60 dB, 25-32 dB, and 25-27 dB, respectively. The measured 1-dB power compression point and input third-order intercept point reach as high as 26.2 and 41 dBm, respectively. Further, there is a discussion and demonstration of a tunable Carrier-based Time-gated UWB transmitter in this dissertation which uses a broadband multiplier, a novel fully integrated single pole single throw (SPST) switch designed by the CMOS process, where a tunable instantaneous bandwidth from 500 MHz to 4 GHz is exhibited by adjusting the width of the base band impulses in time domain. The SPST switch utilizes the synthetic transmission line concept and multiple reflections technique in order to realize a flat insertion loss less than 1.5 dB from 3.1 GHz to 10.6 GHz and an extremely high isolation of more than 45 dB within this frequency range. A fully integrated complementary LC voltage control oscillator (VCO), designed with a tunable buffer, operates from 4.6 GHz to 5.9 GHz. The measurement results demonstrate that the integrated VCO has a very low phase noise of –117 dBc/ Hz at 1 MHz offset. The fully integrated VCO achieves a very high figure of merit (FOM) of 183.5 using standard CMOS process while consuming 4 mA DC current.

Low cost, a high-integrated capability, and low-power consumption are the basic requirements for ultra wide band (UWB) system design in order for the system to be adopted in various commercial electronic devices in the near future. Thus, the highly integrated transceiver is trended to be manufactured by companies using the latest silicon based complimentary metal-oxide-silicon (CMOS) processes. In this dissertation, several new structural designs are proposed, which provide solutions for some crucial RF blocks in CMOS for UWB for commercial applications. In this dissertation, there is a discussion of the development, as well as an illustration, of a fully-integrated ultra-broadband transmit/receive (T/R) switch which uses nMOS transistors with deep n-well in a standard 0.18-μm CMOS process. The new CMOS T/R switch exploits patterned-ground-shield on-chip inductors together with MOSFET’s parasitic capacitances in order to synthesize artificial transmission lines which result in low insertion loss over an extremely wide bandwidth. Within DC-10 GHz, 10-18 GHz, and 18-20 GHz, the developed CMOS T/R switch exhibits insertion loss of less than 0.7, 1.0 and 2.5 dB and isolation between 32-60 dB, 25-32 dB, and 25-27 dB, respectively. The measured 1-dB power compression point and input third-order intercept point reach as high as 26.2 and 41 dBm, respectively. Further, there is a discussion and demonstration of a tunable Carrier-based Time-gated UWB transmitter in this dissertation which uses a broadband multiplier, a novel fully integrated single pole single throw (SPST) switch designed by the CMOS process, where a tunable instantaneous bandwidth from 500 MHz to 4 GHz is exhibited by adjusting the width of the base band impulses in time domain. The SPST switch utilizes the synthetic transmission line concept and multiple reflections technique in order to realize a flat insertion loss less than 1.5 dB from 3.1 GHz to 10.6 GHz and an extremely high isolation of more than 45 dB within this frequency range. A fully integrated complementary LC voltage control oscillator (VCO), designed with a tunable buffer, operates from 4.6 GHz to 5.9 GHz. The measurement results demonstrate that the integrated VCO has a very low phase noise of –117 dBc/ Hz at 1 MHz offset. The fully integrated VCO achieves a very high figure of merit (FOM) of 183.5 using standard CMOS process while consuming 4 mA DC current.

The low-cost low-power complementary metal-oxide semiconductor (CMOS) ultra wideband (UWB) transmitter and receiver front-ends based on impulse technology were developed. The CMOS UWB pulse generator with frequency-band tuning capability was developed, which can generate both impulse and monocycle pulse signals with variable pulse durations. The pulse generator integrates a tuning delay circuit, a square-wave generator, an impulse-forming circuit, and a pulse-shaping circuit in a single chip. When integrated with the binary phase shift keying (BPSK) modulator, the transmitter front-end can generate a positive impulse with 0.8 V, negative impulse with 0.7 V, as well as the positive/negative monocycle pulse with 0.6 – 0.8 V, all with tunable pulse durations. The UWB receiver front-end including the template pulse generator, low noise amplifier (LNA), and multiplier was developed. The cascoded common-source inductively degenerated LNA, with extended ultra-wideband ladder matching network, as well as shunt-peaking topology, was selected to form the impulse-type UWB LNA. The structure-optimized and patterned ground shield (PGS) inductors were also studied and used in LNA design to improve the LNA performance. The maximum gain of 12.4 dB was achieved over the band. For the 3-dB bandwidth, 2.6 – 9.8 GHz was achieved. The average noise figure of 5.8 dB was achieved over the entire UWB band of 3.1-10.6 GHz. The UWB multiplier based on the transconductor multiplier structure was investigated, with the shunt-peaking topology applied to achieve the pole-zero cancellation and extend the multiplier bandwidth from 2 GHz to 10 GHz. A low-cost, compact, easy-to-manufacture coplanar UWB antenna was developed that is omni-directional, radiation-efficient and has a stable UWB response. It covers the entire UWB frequency range of 3.1 – 10.6 GHz, with the return loss better than 18-dB. This novel uniplanar antenna was integrated with the developed CMOS tunable pulse generator to form the UWB transmitter front-end module. This UWB module can transmit the monocycle pulses and the signals having shape similar to the first derivative of the monocycle pulses, all with the tunable pulse durations. The proposed UWB front-ends have the potential application in short-range communication, GPR, and short-range detections.

Pass-transistor logic (PTL) has become an alternative design to traditional CMOS logic design due to its advantages of area/speed/power for some particular circuits such as Exclusive-OR gates. However, the standard cell library used in the logic synthesis of the conventional cell-based design flow does not include PTL circuits. In this thesis, we present a new logic synthesis approaches that consider both the PTL and CMOS cells in order to improve the area and speed performance of the synthesized circuits. In the proposed PTL synthesis, only two types of basic cells are used: a 2-to-1 multiplexer composed of two nMOSs in parallel (MUX) and an inverter with feedback pMOS (P_INV). We propose two methods for mixed PTL/CMOS synthesis. Method 1 finds better choice of library cells from the mixed PTL/CMOS cell library during the technology mapping of the synthesis stage. Method 2 searches for possible CMOS replacement in the pure PTL netlists. Both methods require the efficient inverter reduction method to eliminate unnecessary inverters during the synthesized gate-level netlists. The experimental results show that the mixed PTL/CMOS synthesis can further improve the speed performance compared with pure PTL or pure CMOS synthesis results.

Neste trabalho é apresentado o projeto de uma interface analógico-digital para a aquisição de sinais eletromiográficos. O circuito consiste em um amplificador passa-banda, projetado para ter elevada linearidade e baixo nível de ruído e apropriado para o interfaceamento com eletrodos de biossinais, seguido por um conversor analógico-digital do tipo ∆∑. O amplificador de biossinais consiste em um filtro passa-banda ativo com um polo passa-altas em uma frequência muito baixa. A faixa de frequências do amplificador se estende de 21mHz a 9;25 kHz com ganho programável de 40 dB (100V/V) e 34 dB (50V/V). O valor simulado para o ruído total dentro da banda de 0;5 Hz a 500 Hz é de 1;45 µVRMS e para a linearidade é de 81;1 dB ou 0;0088%, para um sinal de entrada senoidal de 5 Hz e 20mVpp. O circuito opera com tensões de 1;5V a 3;3V, tendo um consumo de corrente CC de apenas 13;5 _A. O amplificador ocupa uma área de apenas 0;07mm2. O conversor ópera com taxa de amostragem de 256 kS/s no modulador e entrega os dados na saída a uma taxa de 2 kS/s. O circuito apresenta um consumo de corrente CC de 7;2 µA no modulador e um consumo médio de 28;3 µA no filtro decimador para uma tensão de alimentação de 1;2V. O conversor completo ocupa uma área de 0;042mm2. A SNDR simulada é de 83 dB na saída do modulador, sem considerar o efeito de ruído interno do modulador. Considerando-se o ruído, a SNDR estimada por simulações é cerca de 82 dB. A interface de aquisição como um todo ocupa uma área aproximada de 0;112mm2, consome 49 µA e apresenta precisão estimada por simulação de cerca de 12 bits.

O foco desta tese de doutorado é o projeto de circuitos integrados banda larga para receptores que atedem múltiplas bandas e padrões. Durante este doutorado, três projetos foram desenvolvidos e são apresentados nesta tese: a especificação de um receptor banda-larga para sensoriamento de espectro, duas versões do projeto de um amplificador de ganho variável e baixo ruído, fabricado em 130 nm CMOS, e o projeto de um receptor high-IF banda larga, fabricado em 40 nm CMOS. As especificações do receptor de sensoriamento espectral visam a detecção de três sinais de banda larga: WRAN, WiMax e LTE. Estes são os principais sinais de banda larga dentro da banda de 50 MHz à 4 GHz. A band em questão, foi selecionada por estar, concomitantemente, superlotada e subutilizada. Após a definição das especificações do receptor, as especificações em nível de bloco também foram calculadas e verificadas através de simulações com modelos comportamentais dos circuitos. As especificações mostram que o receptor deve suportar sinais com diversos níveis de potência, o que motivou o projeto do amplificador de ganho variável de baixo ruído (LNVGA). O objetivo do LNVGA é permitir a recepção de sinais fortes e fracos. Seja atenuando o sinal, de modo a evitar a sua compressão nos blocos subsequentes, como o mixer, ou amplificando-o, de modo a reduzir a figura de ruído do sistema, o que aumenta a sua sensibilidade. Os LNVGAs fabricados são capazes de ajustar o ganho em até 45 dB em uma banda de 3 GHz Além disso, foi observada uma figura de ruído de até 3.4 dB. Em contraste com outros VGAs publicados, os LNVGAs propostos conseguem combinar grande capacidade de ajuste de ganho com uma figura de ruído satisfatoriamente baixa. Esta grande capacidade de se ajustar o ganho deve-se, parcialmente, ao balun ativo proposto neste projeto. Ambos os LNVGAs foram projetados em 130 nm CMOS com uma tensão de alimentação de 1.2 V. O projeto final é um receptor high-IF banda larga em 40 nm CMOS. Devido à evolução da tecnologia CMOS, receptores high-IF sem componentes externos são viáveis em nós abaixo de 65 nm. A principal vantagem destes receptores é a sua robustez, à DC-offset, ruído flicker e distorções de ordem par. As duas principais contribuições neste projeto são o transcondutor de baixo ruído (LTNA) e a modificação no filtro passa banda à capacitor chaveado (SC-BPF). O LNTA usa duplo cancelamento de ruído, garantindo uma baixa figura de ruído Sendo o mixer e o SC-BPF passivos, a impedância de saída do LNTA deve ser maior que a impedância de entrada desses blocos. Deste modo, incorporou-se um folded-cascode ao LNTA para aumentar a sua impedância de saída. O SC-BPF original foi modificado adicionando-se um par cruzado de transcondutores as entradas em fase (I) e em quadratura (Q). Estes transcondutores permitem o aumento do valor do fator de qualidade (Q-factor) do SC-BPF e, até mesmo, o seu controle, isso com um aumento mínimo no consumo de energia e na complexidade do projeto. O maior ganho de tensão alcançado pelo receptor é de 30 dB. Operando com o ganho máximo, figura de ruído do receptor é de 3.3 dB. O IIP3 mais alto em 1 GHz é -2.5 dBm, e o IIP2 máximo é de 35 dBm. O receptor e o gerador de clock drenam 25 mA de uma fonte de 0.9 V. Em comparação com o estado da arte, o nosso receptor tem a menor área. Além disso, o consumo de energia é pequeno e buscamos operar numa banda mais ampla de entrada de RF. / This thesis has been focused on the design of wideband circuits for multi-band/multistandard receivers. Three projects have been developed during this Ph.D. and are presented in this thesis: the required specifications of a wideband spectrum-sensing receiver, two versions of a 130 nm CMOS wideband low-noise variable gain amplifier, and a 40 nm CMOS wideband high-IF receiver. The specifications of the spectrum-sensing receiver aim for the detection of three wideband signals WRAN, WiMax, and LTE. These are the principal wideband signals within the band from 50 MHz to 4 GHz, which has been selected because it was very crowded but with plenty of underused spaces. After the definition of the receiver specifications, the block-level specifications have also been calculated and verified through behavioral model simulations. The specifications have shown that a multistandard receiver must cope with a large range of signal power, which motivated the design the low-noise variable gain amplifier (LNVGA). The purpose of the LNVGA is to allow for the reception of both strong and weak signals by either reducing their signal power to values that do not compress the following blocks, like the mixer, or increasing it so that the noise figure is reduced, which increases the receiver sensitivity. The two fabricated LNVGAs achieve a gain tuning range up to 45 dB within a bandwidth of 3 GHz in addition to a NF as low as 3.4 dB. In contrast to other published VGAs, the proposed LNVGAs are the only ones that achieve a large gain tuning range in combination with a reasonably low NF The large gain tuning range has been obtained thanks to the proposed low imbalance active balun. Both LNVGAs have been designed in 130 nm CMOS for a 1.2 V supply. The final design is a 40 nm CMOS wideband high-IF receiver. Due to the evolution of CMOS technology, receivers with a higher IF and without external components are feasible in CMOS nodes below 65 nm. The main advantage of those high-IF receivers is their robustness to DC offsets, flicker noise, and even-order distortion. The two main contributions of this design are the LTNA and the modified bandpass switchedcapacitor filter (SC-BPF). The LNTA uses a dual noise cancellation, which ensures a low noise figure. Since both the mixer and the SC-BPF are passive, the LTNA needs an output impedance higher than the input impedance of the following blocks. Hence, a folded-cascode has been merged into the LNTA to increase its output impedance. The original SC-BPF has been modified by adding cross-connected transconductors at the in-phase (I) and quadrature (Q) inputs. These cross-connected transconductors not only boost but also allow for a variation of the Q-factor of the SC-BPF with a minimum increase of power consumption and design complexity. The highest voltage gain achieved by the receiver is 30 dB. While operating at the maximum gain, the receiver noise figure is 3.3 dB. The highest IIP3 is -2.5 dBm, and the IIP2 is as high as 35 dBm. The receiver and clock generation circuitry drain together 25 mA from a 0.9 V power supply. In comparison to the state-of-the-art, our receiver has the smallest area in addition to the reduced power consumption, and it targets the largest RF band.

Neste trabalho é apresentado o projeto de uma interface analógico-digital para a aquisição de sinais eletromiográficos. O circuito consiste em um amplificador passa-banda, projetado para ter elevada linearidade e baixo nível de ruído e apropriado para o interfaceamento com eletrodos de biossinais, seguido por um conversor analógico-digital do tipo ∆∑. O amplificador de biossinais consiste em um filtro passa-banda ativo com um polo passa-altas em uma frequência muito baixa. A faixa de frequências do amplificador se estende de 21mHz a 9;25 kHz com ganho programável de 40 dB (100V/V) e 34 dB (50V/V). O valor simulado para o ruído total dentro da banda de 0;5 Hz a 500 Hz é de 1;45 µVRMS e para a linearidade é de 81;1 dB ou 0;0088%, para um sinal de entrada senoidal de 5 Hz e 20mVpp. O circuito opera com tensões de 1;5V a 3;3V, tendo um consumo de corrente CC de apenas 13;5 _A. O amplificador ocupa uma área de apenas 0;07mm2. O conversor ópera com taxa de amostragem de 256 kS/s no modulador e entrega os dados na saída a uma taxa de 2 kS/s. O circuito apresenta um consumo de corrente CC de 7;2 µA no modulador e um consumo médio de 28;3 µA no filtro decimador para uma tensão de alimentação de 1;2V. O conversor completo ocupa uma área de 0;042mm2. A SNDR simulada é de 83 dB na saída do modulador, sem considerar o efeito de ruído interno do modulador. Considerando-se o ruído, a SNDR estimada por simulações é cerca de 82 dB. A interface de aquisição como um todo ocupa uma área aproximada de 0;112mm2, consome 49 µA e apresenta precisão estimada por simulação de cerca de 12 bits.

O foco desta tese de doutorado é o projeto de circuitos integrados banda larga para receptores que atedem múltiplas bandas e padrões. Durante este doutorado, três projetos foram desenvolvidos e são apresentados nesta tese: a especificação de um receptor banda-larga para sensoriamento de espectro, duas versões do projeto de um amplificador de ganho variável e baixo ruído, fabricado em 130 nm CMOS, e o projeto de um receptor high-IF banda larga, fabricado em 40 nm CMOS. As especificações do receptor de sensoriamento espectral visam a detecção de três sinais de banda larga: WRAN, WiMax e LTE. Estes são os principais sinais de banda larga dentro da banda de 50 MHz à 4 GHz. A band em questão, foi selecionada por estar, concomitantemente, superlotada e subutilizada. Após a definição das especificações do receptor, as especificações em nível de bloco também foram calculadas e verificadas através de simulações com modelos comportamentais dos circuitos. As especificações mostram que o receptor deve suportar sinais com diversos níveis de potência, o que motivou o projeto do amplificador de ganho variável de baixo ruído (LNVGA). O objetivo do LNVGA é permitir a recepção de sinais fortes e fracos. Seja atenuando o sinal, de modo a evitar a sua compressão nos blocos subsequentes, como o mixer, ou amplificando-o, de modo a reduzir a figura de ruído do sistema, o que aumenta a sua sensibilidade. Os LNVGAs fabricados são capazes de ajustar o ganho em até 45 dB em uma banda de 3 GHz Além disso, foi observada uma figura de ruído de até 3.4 dB. Em contraste com outros VGAs publicados, os LNVGAs propostos conseguem combinar grande capacidade de ajuste de ganho com uma figura de ruído satisfatoriamente baixa. Esta grande capacidade de se ajustar o ganho deve-se, parcialmente, ao balun ativo proposto neste projeto. Ambos os LNVGAs foram projetados em 130 nm CMOS com uma tensão de alimentação de 1.2 V. O projeto final é um receptor high-IF banda larga em 40 nm CMOS. Devido à evolução da tecnologia CMOS, receptores high-IF sem componentes externos são viáveis em nós abaixo de 65 nm. A principal vantagem destes receptores é a sua robustez, à DC-offset, ruído flicker e distorções de ordem par. As duas principais contribuições neste projeto são o transcondutor de baixo ruído (LTNA) e a modificação no filtro passa banda à capacitor chaveado (SC-BPF). O LNTA usa duplo cancelamento de ruído, garantindo uma baixa figura de ruído Sendo o mixer e o SC-BPF passivos, a impedância de saída do LNTA deve ser maior que a impedância de entrada desses blocos. Deste modo, incorporou-se um folded-cascode ao LNTA para aumentar a sua impedância de saída. O SC-BPF original foi modificado adicionando-se um par cruzado de transcondutores as entradas em fase (I) e em quadratura (Q). Estes transcondutores permitem o aumento do valor do fator de qualidade (Q-factor) do SC-BPF e, até mesmo, o seu controle, isso com um aumento mínimo no consumo de energia e na complexidade do projeto. O maior ganho de tensão alcançado pelo receptor é de 30 dB. Operando com o ganho máximo, figura de ruído do receptor é de 3.3 dB. O IIP3 mais alto em 1 GHz é -2.5 dBm, e o IIP2 máximo é de 35 dBm. O receptor e o gerador de clock drenam 25 mA de uma fonte de 0.9 V. Em comparação com o estado da arte, o nosso receptor tem a menor área. Além disso, o consumo de energia é pequeno e buscamos operar numa banda mais ampla de entrada de RF. / This thesis has been focused on the design of wideband circuits for multi-band/multistandard receivers. Three projects have been developed during this Ph.D. and are presented in this thesis: the required specifications of a wideband spectrum-sensing receiver, two versions of a 130 nm CMOS wideband low-noise variable gain amplifier, and a 40 nm CMOS wideband high-IF receiver. The specifications of the spectrum-sensing receiver aim for the detection of three wideband signals WRAN, WiMax, and LTE. These are the principal wideband signals within the band from 50 MHz to 4 GHz, which has been selected because it was very crowded but with plenty of underused spaces. After the definition of the receiver specifications, the block-level specifications have also been calculated and verified through behavioral model simulations. The specifications have shown that a multistandard receiver must cope with a large range of signal power, which motivated the design the low-noise variable gain amplifier (LNVGA). The purpose of the LNVGA is to allow for the reception of both strong and weak signals by either reducing their signal power to values that do not compress the following blocks, like the mixer, or increasing it so that the noise figure is reduced, which increases the receiver sensitivity. The two fabricated LNVGAs achieve a gain tuning range up to 45 dB within a bandwidth of 3 GHz in addition to a NF as low as 3.4 dB. In contrast to other published VGAs, the proposed LNVGAs are the only ones that achieve a large gain tuning range in combination with a reasonably low NF The large gain tuning range has been obtained thanks to the proposed low imbalance active balun. Both LNVGAs have been designed in 130 nm CMOS for a 1.2 V supply. The final design is a 40 nm CMOS wideband high-IF receiver. Due to the evolution of CMOS technology, receivers with a higher IF and without external components are feasible in CMOS nodes below 65 nm. The main advantage of those high-IF receivers is their robustness to DC offsets, flicker noise, and even-order distortion. The two main contributions of this design are the LTNA and the modified bandpass switchedcapacitor filter (SC-BPF). The LNTA uses a dual noise cancellation, which ensures a low noise figure. Since both the mixer and the SC-BPF are passive, the LTNA needs an output impedance higher than the input impedance of the following blocks. Hence, a folded-cascode has been merged into the LNTA to increase its output impedance. The original SC-BPF has been modified by adding cross-connected transconductors at the in-phase (I) and quadrature (Q) inputs. These cross-connected transconductors not only boost but also allow for a variation of the Q-factor of the SC-BPF with a minimum increase of power consumption and design complexity. The highest voltage gain achieved by the receiver is 30 dB. While operating at the maximum gain, the receiver noise figure is 3.3 dB. The highest IIP3 is -2.5 dBm, and the IIP2 is as high as 35 dBm. The receiver and clock generation circuitry drain together 25 mA from a 0.9 V power supply. In comparison to the state-of-the-art, our receiver has the smallest area in addition to the reduced power consumption, and it targets the largest RF band.

This thesis report presents system specification, such as frequency and output power level, and selection topology of an oscillator circuit suitable for a CMOS Integrated Doppler radar application, in order to facilitate short range target detection within 5-15 m range, using a 0.35 μm CMOS process. With this selected CMOS process, the frequency band at 2.45 GHz or 5 GHz, with a maximum output power level of 25 mW (e.i.r.p), is found to be appropriate for the whole system to obtain a good performance. In this thesis work, a Ring VCO with pseudo-differential architecture has been designed and optimised for 2.45 GHz application. However, for 5 GHz application, a differential cross-coupled LC VCO oscillator topology has been suggested and it is so designed that it can be further scaled down to operate at a frequency of 2.45 GHz. The performance of the oscillator circuits has been tested at circuit level and has been presented as simulation results in this report.