Les capteurs d’images cherchent de nos jours non seulement à être performant mais également à être adaptés à leur environnement et à de nouvelles utilisations. On peut évoquer le cas des machines et véhicules autonomes par exemple. En raison de la qualité d’image et son coût, une vaste majorité des applications ont aujourd’hui adopté l’usage des pixels CMOS actifs à photodiodes pincées et à illumination par la face arrière.L’originalité de la solution proposée dans ce manuscrit repose l’intégration d’une photogate, utilisée par les capteurs CCD, au sein d’un pixel CMOS. Son utilisation optimise alors l’espace disponible dans le pixel et diminue le nombre d’implantation nécessaire à sa réalisation. Ce développement a également conduit à l’emploi d’une grille de transfert spécifique. Ces deux nouvelles structures auront toutes les deux été élaborées durant cette thèse notamment à l’aide de simulations et de structures de test.La caractérisation de ce nouveau pixel aura démontré de nombreux atouts : entre autres, l’augmentation de la charge à saturation et la réduction du courant d’obscurité. De plus, l’étude détaillée du courant d’obscurité indique une distribution davantage centrée. Celle-ci permet l’identification de contaminants et une meilleure tenue en température en comparaison à une photodiode classique.De nombreuses perspectives s’offrent à la structure telle que la réduction du pas du pixel ou son utilisation dans un environnement contraint en température. / Nowadays image sensors look neither to be efficient, but rather to be adapted to their environment or to new uses. Autonomous machines and vehicles can be mentioned for instance. Because of image quality and cost, a large majority of applications employs CMOS pixels and pinned back-side illuminated photodiodes.The originality of the solution proposed in this manuscript relies on the integration of a photogate, used by CCD sensors, inside a CMOS pixel. Its use optimize the available space inside the pixel and decrease the number of implantation needed to its realization. This development has also led to the use of specific transfer gate. Both structures have been created during this thesis and designed using simulation and specific test structures.The characterization of the developed pixel demonstrate many assets such as an increase of saturation charges and a reduction of dark current. Furthermore, a detailed study of the dark currant indicates a more gathered pixel distribution, allowing the identification of contaminants and a better temperature handling in comparison to a classical photodiode.The proposed structure offers many perspectives such as reduction of the pixel pitch or its potential use in an environment with a temperature constraint.

The resolution of CMOS image sensor is becoming higher and higher, while for identifying its performance, designers need to do a series of simulations, and this work consumes large CPU time in classical design environment. This thesis titled "Fast Scalable and Variability Aware CMOS Image Sensor Simulation Methodology" is dedicated to explore a new simulation methodology for improving the simulation capability. This simulation methodology is used to study the image sensor performance versus low level design parameter, such as transistor size and process variability. The simulation methodology achieves error less than 0.4% on 3T-APS architecture. The methodology is tested in various pixel architectures, and it is used in simulating image sensor with 15 million pixels, the simulation capability is improved 64 times and time consumption is reduced from days to minutes. The potential application includes simulating array-based circuit, such as memory circuit matrix simulation. / L’amélioration de la résolution de ces capteurs implique la nécessité pour les concepteurs de réaliser des séries de simulation de plus en plus longue dans le but de caractériser leurs performances, et ces simulations qui génèrent des résultats difficiles à analyser requièrent de très grandes ressources de calcul ainsi qu’une grande quantité de mémoire. Cette thèse intitulée "Méthode de simulation rapide de capteur d'image CMOS prenant en compte les paramètres d'extensibilité et de variabilité" explore une nouvelle méthodologie de simulation pour améliorer les capacités de traitement actuelles. La méthode qui a été développée est utilisée pour étudier et comparer les performances d’un capteur d’images avec les paramètres de bas niveau de conception de tels circuits ; par exemple la taille des transistors ainsi que la variabilité. La méthodologie obtient l'erreur de sortie moins de 0,4% sur le capteur d’image de style APS-3T. La méthode a été testée avec diverses architectures de pixel, et elle a permis de simuler un capteur d'image de 15 millions de pixels. La vitesse de simulation est améliorée 64 fois, passant de plusieurs jours à plusieurs minutes. La simulation des circuits présentant une structure en matrice comme les mémoires est une autre application potentielle de ce type de méthodologie.

Les capteurs d'images CMOS ont connu au cours des six dernières années une réduction de la taille des pixels d'un facteur quatre. Néanmoins, cette miniaturisation se heurte à la diminution rapide du signal maximal de chaque pixel et à l'échange parasite entre pixels (diaphotie). C'est dans ce contexte qu'a été développé le Pixel à Tranchées Profondes Capacitives et Grille de Transfert verticale (pixel CDTI+VTG). Basé sur la structure d'un pixel « 4T », il intègre une isolation électrique par tranchées, une photodiode profonde plus volumineuse et une grille verticale permettant le stockage profond et le transfert des électrons. Des procédés de fabrication permettant cette intégration spécifique ont tout d'abord été développés. Parallèlement, une étude détaillée des transistors du pixel, également isolés par CDTI a été menée. Ces tranchées capacitives d'isolation actionnées en tant que grilles supplémentaires ouvrent de nombreuses applications pour un transistor multi-grille compatible avec un substrat massif. Un démonstrateur de 3MPixels intégrant des pixels d'une taille de 1.75*1.75 μm² a été réalisé dans une technologie CMOS 120 nm. Les performances de ce capteur ont pu être déterminées, en particulier en fonction de la tension appliquée aux CDTI. Un bas niveau de courant d'obscurité a tout particulièrement été obtenu grâce à la polarisation électrostatique des tranchées d'isolation / CMOS image sensors showed in the last few years a dramatic reduction of pixel pitch. However pitch shrinking is increasingly facing crosstalk and reduction of pixel signal, and new architectures are now needed to overcome those limitations. Our pixel with Capacitive Deep Trench Isolation and Vertical Transfer Gate (CDTI+VTG) has been developed in this context. Innovative integration of polysilicon-filled deep trenches allows high-quality pixel isolation, vertically extended photodiode and deep vertical transfer ability. First, specific process steps have been developed. In parallel, a thorough study of pixel MOS transistors has been carried out. We showed that capacitive trenches can be also operated as extra lateral gates, which opens promising applications for a multi-gate transistor compatible with CMOS-bulk technology. Finally, a 3MPixel demonstrator integrating 1.75*1.75 μm² pixels has been realized in a CMOS 120 nm technology. Pixel performances could be measured and exploited. In particular, a low dark current level could be obtained thanks to electrostatic effect of capacitive isolation trenches

Grâce à l'explosion du marché grand public des smartphones et tablettes, les capteurs d'image CMOS ont bénéficiés de développements technologiques majeurs leur permettant de rivaliser voir même de devancer les performances des capteurs CCD. En parallèle, dans les domaines de l'aérospatial ou de l'imagerie médicale, des capteurs CMOS ont également été développés pour des applications à fortes valeurs ajoutées avec des technologies reconnues pour leur robustesse en environnement ionisant. Le travail de cette thèse a pour but de réunir dans une même architecture de pixel les dernières avancées technologiques développées pour les capteurs grands publics avec une solution novatrice de durcissement aux rayonnements ionisants récemment développée chez STMicroelectronics. Pour la première fois, cette nouvelle architecture de pixel de 1,4µm de côté et éclairée par la face arrière intègre une photodiode pincée verticale à collection de trous, une chaine de lecture composée de transistors PMOS et des tranchées d'isolation profondes à passivation passive ou active. Ce type de pixel a été conçu à l'aide de simulations TCAD en trois dimensions qui ont permis d'optimiser l'intégration de procédés pour sa fabrication. Il a été caractérisé et comparé à un pixel équivalent de type N avant et après irradiation par rayonnement gamma. Le pixel développé au cours de cette thèse présente intrinsèquement un plus faible courant d'obscurité que son homologue de type N et une meilleure résistance aux radiations. La passivation active des tranchées d'isolation profondes permet d'atténuer fortement l'impact des dégradations habituellement observées au niveau des interfaces Si/SiO2 et s'avère donc prometteuse en environnement ionisant. Des mécanismes intrinsèquement différents de formation de pixels blancs sous irradiation ont été mis en évidence pour les pixels de type P et de type N. Enfin, les technologies de l'éclairement par la face arrière et de la photodiode verticale contribuent chacune à la bonne efficacité quantique du pixel ainsi qu'à sa capacité de stockage importante / Thanks to the growing smartphones and tablets consumer markets, CMOS image sensors have benefited from major technology developments and are able to rival with and even outperform CCD sensors. In parallel, for spatial and medical imaging applications, CMOS sensors have been developed using technologies recognized for their robustness in harsh ionizing environment. This Ph.D. thesis work aims at combining in one single pixel architecture the latest technology developments driven by consumer applications with a novel solution for radiation hardening recently developed at STMicroelectronics. For the first time, this innovative back-side illuminated pixel architecture integrates within a 1.4µm pitch a vertical pinned photodiode based on hole-collection, a PMOS readout chain and deep trench isolation with either passive or active interface passivation. This pixel has been developed using 3D-TCAD simulations allowing fast and efficient optimization of its fabrication process. Through a series of electro-optical characterizations, we have compared its performances to its N-type equivalent before and after irradiation with gamma rays. The pixel developed during this thesis exhibits intrinsically lower level of dark current than its N-type counterpart and improved radiation hardness. Active passivation of deep trench isolation greatly decreases the impact of degradations usually observed at Si/SiO2 interfaces and therefore shows very promising results in ionizing environment. Evidence of intrinsically different mechanisms of white pixel formation under irradiation for N-type and P-type pixels have been presented. Finally, back-side illumination technology and the vertical photodiode both contribute to the pixel’s high full well capacity and good quantum efficiency

Ce travail vise à étudier l’apport des technologies d’intégration 3D à l’imagerie CMOS ultra-rapide. La gamme de vitesse d’acquisition considérée ici est du million au milliard d’images par seconde. Cependant au-delà d’une dizaine de milliers d’images par seconde, les architectures classiques de capteur d’images sont limitées par la bande passante des buffers de sortie. Pour atteindre des fréquences supérieures, une architecture d’imageur burst est utilisée où une séquence d’une centaine d’images est acquise et stockée dans le capteur. Les technologies d’intégration 3D ont connu un engouement depuis une dizaine d’années et sont considérées comme une solution complémentaire aux travaux menés sur les dispositifs (transistors, composants passifs) pour améliorer les performances des circuits intégrés. Notre choix s’est porté sur une technologie où les circuits intégrés sont directement empilés avant la mise en boitier (3D-SIC). La densité d’interconnexions entre les différents circuits est suffisante pour permettre l’implémentation d’interconnexions au niveau du pixel. L’intégration 3D offre d’intéressants avantages à l’imagerie intégrée car elle permet de déporter l’électronique de lecture sous le pixel. Elle permet ainsi de maximiser le facteur de remplissage du pixel tout en offrant une large place aux circuits de conditionnement du signal. Dans le cas de l’imagerie burst, cette technologie permet de consacrer une plus grande surface aux mémoires dédiées au stockage de la séquence d’image et ce au plus proche des pixels. Elle permet aussi de réaliser sur la puce la conversion analogique numérique des images acquises. / This work aims to study the inflows of the 3D integration technology to ultra-high speed CMOS imaging. The acquisition speed range considered here is between one million to one billion images per second. However above ten thousand images per second, classical image sensor architectures are limited by the data bandwidth of the output buffers. To reach higher acquisition frequencies, a burst architecture is used where a set of about one hundred images are acquired and stored on-chip. 3D integration technologies become popular more than ten years ago and are considered as a complementary solution to the technological improvements of the devices. We have chosen a technology where integrated circuits are stacked on the top of each other (3D-SIC). The interconnection density between the circuits is high enough to enable interconnections at the pixel level. The 3D integration offers some significant advantages because it allows deporting the readout electronic below the pixel. It thus increases the fill factor of the pixel while offering a wide area to the signal processing circuit. For burst imaging, this technology provides more room to the memory dedicated to the image storage while staying close to the pixel. It also allows implementing analog to digital converter on-chip.