Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de ’80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digitalanalógico, cujo resultado experimental corroborou a metodologia empregada. / Many mismatch models were proposed for the MOS devices since the ‘80s, but they use either too simple approaches, being restricted to specific operating conditions, or too complex expressions, only useful through hard computational resources. This thesis proposes a new approach for MOSFETs mismatch modeling, presenting better and more general results than that found in preceding articles. In this approach, the microscopic variations of the drain current, caused by random doping fluctuation inside the channel region, are integrated along the channel, considering the main transistor nonlinearities. It results in a compact model that accurately predicts mismatch, continuously over any transistor operating condition, from weak to strong inversion, and from linear to saturation region, and only needing two fitting parameters. Two versions of a test chip were developed and fabricated in many technologies to give experimental support to this model. The most advanced of them makes the automated electrical characterization possible for a huge number of devices. This model can surpass the traditional Monte Carlo simulation method with advantages, and can also be used as a hand-design tool, as demonstrated here through the design of a digital-to-analog converter.

Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de ’80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digitalanalógico, cujo resultado experimental corroborou a metodologia empregada. / Many mismatch models were proposed for the MOS devices since the ‘80s, but they use either too simple approaches, being restricted to specific operating conditions, or too complex expressions, only useful through hard computational resources. This thesis proposes a new approach for MOSFETs mismatch modeling, presenting better and more general results than that found in preceding articles. In this approach, the microscopic variations of the drain current, caused by random doping fluctuation inside the channel region, are integrated along the channel, considering the main transistor nonlinearities. It results in a compact model that accurately predicts mismatch, continuously over any transistor operating condition, from weak to strong inversion, and from linear to saturation region, and only needing two fitting parameters. Two versions of a test chip were developed and fabricated in many technologies to give experimental support to this model. The most advanced of them makes the automated electrical characterization possible for a huge number of devices. This model can surpass the traditional Monte Carlo simulation method with advantages, and can also be used as a hand-design tool, as demonstrated here through the design of a digital-to-analog converter.

Orientadores: Yukio Ishikawa, Carlos Ignacio Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-19T09:03:38Z (GMT). No. of bitstreams: 1 Baranauskas_Vitor_M.pdf: 2427981 bytes, checksum: 807fec11c80b9dc781ff24ca5783b046 (MD5) Previous issue date: 1979 / Resumo: Os circuitos integrados são geralmente construidos em camadas de silício crescidas pela redução do tetracloreto de silício (SiCl4) com hidrogênio sobre substratos de silício. (formula). O tetracloreto de silício para esta aplicação deve ter pureza elevada devido a influência desta nas propriedades eletricas do sil ício produzido. Neste trabalho descrevemos o método de obtenção deste material a partir da cloração direta de silicio metalurgico (~98% Si) e posterior purificação. (formula) Tanto o cloro quanto o silício de grau metalurgico empregados são materias primas nacionais de custo relativamente baixo. O refino do tetracloreto de silício foi feito por adsorção e destilações sucessivas. A identificação do composto foi realizada por espectroscopia de massa e de infravermelho.As camadas de silício produzidas a partir deste tetracloreto apresentaram condutividade tipo P e a medida de resistividade por quatro pontas indicou uma concentração líquida de impurezas eletricamente ativas da ordem de 10 ppb. Mediante a construção de diodos com estas lâminas e medida da característica capacitância versus tensão reversa (C-V),o resultado da,concentração de impurezas foi confirmado. Para fins de comparação os mesmos processos e caracterizações foram realizados com tetracloreto de silicio importado não se notando diferenças significativas. O tetracloreto de silício produzido, com dopagem da ordem de 1014 atomos de purezas/cm3 pode ser convenientemente empregado par a construção de vários tipos de circuitos integrados e outros dispositivos particulares como fibras opticas, celulas solares, etc. / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Apresentamos um estudo sistemático das propriedades eletrônicas e estruturais dos elementos N, P e AS em SI e GE amorfos. Primeiramente, utilizamos o método de Monte Carlo para gerar as configurações amorfas iniciais. Nesta etapa as interações atômicas são descritas pelos potencias de Tersoff. A partir do modelo inicial para os sistemas desordenados, as propriedades eletrônicas e estruturais são determinadas usando a teoria do funcional da densidade e os pseudopotenciais de Bachelet-Hamann-Schlüter. Concluímos que as impurezas de P e AS são estáveis em sítios tricoordenados e metaestáveis em sítios tetracoordenados para os dois sistemas hospedeiros. Por outro lado a impureza de N apresenta um comportamento diferente. Este átomo é estável em sítios tricoordenados para ambos os hospedeiros, mas em sítios tetracoordenados ele é instável no a-SI e metaestável no a-GE. Discutimos a relevância de nossos resultados relacionados com a dopagem tipo-n de semicondutores amorfos hidrogenados. / The electronic and structural properties of the elements N, P and AS in amorphous SI and GE are systematically investigated. The calculation procedure is based on two approaches. First, we have used the Monte Carlo method to generate the initial amorphous configurations. A reliable description of the atomic interaction is provided by using the Tersoff potentials. Having the initial model for the amorphous structure, we analyzed the electronic and structural configurations within the framework of the density-functional theory and the Bachelet-Hamann-Schlüter pseudopotentials. We found that the P and AS impurities are stable in 3-fold coordinated sites and metastable in 4-fold coordinated sites for both host systems. On the other hand, the N impurity presents a different behavior. This atom is stable in 3-fold coordinated sites for both host systems but in 4-fold coordinated sites it is unstable in a-SI and metastable in a-GE. The relevance of these results for the n-type doping in hydrogenated amorphous semiconductors is discussed.

Apresentamos um estudo sistemático das propriedades eletrônicas e estruturais dos elementos N, P e AS em SI e GE amorfos. Primeiramente, utilizamos o método de Monte Carlo para gerar as configurações amorfas iniciais. Nesta etapa as interações atômicas são descritas pelos potencias de Tersoff. A partir do modelo inicial para os sistemas desordenados, as propriedades eletrônicas e estruturais são determinadas usando a teoria do funcional da densidade e os pseudopotenciais de Bachelet-Hamann-Schlüter. Concluímos que as impurezas de P e AS são estáveis em sítios tricoordenados e metaestáveis em sítios tetracoordenados para os dois sistemas hospedeiros. Por outro lado a impureza de N apresenta um comportamento diferente. Este átomo é estável em sítios tricoordenados para ambos os hospedeiros, mas em sítios tetracoordenados ele é instável no a-SI e metaestável no a-GE. Discutimos a relevância de nossos resultados relacionados com a dopagem tipo-n de semicondutores amorfos hidrogenados. / The electronic and structural properties of the elements N, P and AS in amorphous SI and GE are systematically investigated. The calculation procedure is based on two approaches. First, we have used the Monte Carlo method to generate the initial amorphous configurations. A reliable description of the atomic interaction is provided by using the Tersoff potentials. Having the initial model for the amorphous structure, we analyzed the electronic and structural configurations within the framework of the density-functional theory and the Bachelet-Hamann-Schlüter pseudopotentials. We found that the P and AS impurities are stable in 3-fold coordinated sites and metastable in 4-fold coordinated sites for both host systems. On the other hand, the N impurity presents a different behavior. This atom is stable in 3-fold coordinated sites for both host systems but in 4-fold coordinated sites it is unstable in a-SI and metastable in a-GE. The relevance of these results for the n-type doping in hydrogenated amorphous semiconductors is discussed.

LUNA, M. L. M. Desenvolvimento e validação de traçador de curva I x V para módulos fotovoltaicos. 2016. 126 f. Dissertação (Mestrado em Engenharia Elétrica) - Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2016. / Submitted by Hohana Sanders (hohanasanders@hotmail.com) on 2016-06-29T17:00:20Z No. of bitstreams: 1 2016_dis_mlmluna.pdf: 6337261 bytes, checksum: cd68d04b7b3896a1ef02dda26e7f9dc8 (MD5) / Approved for entry into archive by Marlene Sousa (mmarlene@ufc.br) on 2016-07-12T15:10:04Z (GMT) No. of bitstreams: 1 2016_dis_mlmluna.pdf: 6337261 bytes, checksum: cd68d04b7b3896a1ef02dda26e7f9dc8 (MD5) / Made available in DSpace on 2016-07-12T15:10:04Z (GMT). No. of bitstreams: 1 2016_dis_mlmluna.pdf: 6337261 bytes, checksum: cd68d04b7b3896a1ef02dda26e7f9dc8 (MD5) Previous issue date: 2016-05-02 / The IxV curves tracers for PV modules are used as a method of diagnosis of problems such as shadowing, faulty connections and degradation conditions. There are several types and brands tracers commercially available, but their costs are quite high in the Brazilian market due to the need to import. This thesis describes the development and validation of a IxV curve tracer for PV modules based on the electronic load method using MOSFET as load to the module. By appropriate variation of the MOSFET gate-source voltage signal was possible to acquire the points of voltage and current of the PV modules terminals. These points were recorded using a data acquisition board with PIC18F2550, which is controlled by a computer via a USB with a graphical interface to the user. This interface was developed in MATLAB software ensuring greater flexibility and functionality to the device. For PV module temperature measurements PT100 sensors were used and measurements of solar irradiance was used a pyranometer LP02 model Hukseflux Thermal Sensor manufacturer, these sensors were connected to a supervisory system consists of a PC and a programmable logic controller (PLC). The validation process was conducted by comparing the electrical parameters provided by the developed tracer and the commercial tracer MINI-KLA. From this comparison an error was generated for each parameter. Three PV modules of different electrical characteristics (20 Wp, 87 Wp e 160 Wp) were used and there was similarity between the curves of the developed tracer with the curves of the commercial tracer. The average of errors of the electrical parameters for the 3 PV modules was less than 5% at no shading conditions. In two conditions of shading, the IxV curves provided by the two tracers for the KC 85 T PV module were compared and it was observed in the first situation that the MINI-KLA tracer could characterize only partially the curve while the tracer developed could characterize the curve fully, in the second situation there was great similarity between the curves of the two tracers with maximum percentage difference in the electrical parameters equal to 5.41%. / Os traçadores de curva IxV para módulos FV são utilizados como um método de diagnóstico de problemas como sombreamento, conexões defeituosas e condições de degradação. Existem diversos tipos e marcas de traçadores disponibilizados comercialmente, mas seus custos são bastante elevados no mercado brasileiro devido à necessidade de importação. A presente dissertação aborda o desenvolvimento e a validação de um traçador de curva IxV para módulos FV baseado no método de carga eletrônica com uso de MOSFET como carga para o módulo. Através da adequada variação do sinal de tensão de gate-source do MOSFET foi possível adquirir os pontos de tensão e corrente nos terminais dos módulos FV. Estes pontos foram registrados através de uma placa de aquisição de dados, com PIC18F2550, que é controlada via USB por um computador com uma interface gráfica para usuário. Esta interface foi desenvolvida com o software MATLAB, garantindo maior flexibilidade e funcionalidade ao dispositivo. Para medições da temperatura do módulo FV foram utilizados sensores PT100 e para as medições de irradiância solar foi utilizado um piranômetro modelo LP02 do fabricante Hukseflux Thermal Sensor; estes sensores foram utilizados através de um sistema supervisório composto por um PC e um controlador lógico programável (CLP). O processo de validação foi realizado através da comparação dos parâmetros elétricos fornecidos pelo traçador desenvolvido e pelo traçador comercial MINI-KLA. A partir desta comparação um erro foi gerado para cada parâmetro. Foram utilizados 3 módulos FV de diferentes características elétricas (20 Wp, 87 Wp e 160 Wp) e observou-se proximidade entre as curvas do traçador desenvolvido com as curvas do traçador comercial. A média dos erros para os 3 módulos relativa aos parâmetros elétricos obtidos com os 2 traçadores foi inferior a 5% em condições sem sombreamento. Em duas condições de sombreamento, as curvas IxV fornecidas pelos dois traçadores relativas ao módulo FV KC 85 T foram comparadas e observou-se na primeira situação que o traçador MINI-KLA conseguiu caracterizar apenas parcialmente a curva enquanto que o traçador desenvolvido conseguiu caracterizar a curva totalmente, na segunda situação observou-se grande proximidade entre as curvas dos dois traçadores com diferença percentual máxima nos parâmetros elétricos igual a 5,41%.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-11T02:34:45Z No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Approved for entry into archive by Luanna Maia(luanna@bce.unb.br) on 2011-03-24T14:41:35Z (GMT) No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Made available in DSpace on 2011-03-24T14:41:35Z (GMT). No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Neste trabalho foram projetados e implementados uma memória ROM de 256 bits, uma memória RAM de 128 bits e um banco com 16 registradores de 16 bits, em tecnologia CMOS 0.35 m, como veículos de validação preliminar de uma arquitetura contendo 2kB de ROM e 8 kB de RAM. Tais estruturas integram um Sistema em Chip (SoC) para comunicação sem fio em um sistema de controle de irrigação. Foram desenvolvidos os projetos arquitetural, elétrico e físico das unidades anteriormente citadas utilizando técnicas de projeto orientado à testabilidade. Esses módulos foram projetados e simulados utilizando ferramentas do CADENCE e atenderam às especificações previamente definidas. Após validadas, as estruturas foram enviadas para fabricação. _________________________________________________________________________________ ABSTRACT / A 256-bit ROM, a 128-bit RAM, and a bank of sixteen 16-bit registers were implemented in a 0.35 m CMOS technology. The ROM and RAM memory capacity will be expanded to 2kBytes and 8 kBytes in order to integrate a System on Chip (SoC) for irrigation control on crops. An architecture that integrates and expands the memory according to a 16-bit RISC microprocessor datapath was also proposed. Design for Testability (DFT) techniques were also used. After simulation and validation with the CADENCE framework, the circuits were sent to fabrication.

Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T23:41:25Z (GMT). No. of bitstreams: 1 Serran_NivaldoVicencotto_D.pdf: 4785541 bytes, checksum: 38afdd0c1c1ffabfe505a5ab5c393a90 (MD5) Previous issue date: 1996 / Resumo: Na lógica de múltiplos valores (MVL Multiple-Valued Logic), o número de níveis lógicos não está restrito a dois, como na lógica binária. Estas lógicas têm sido usadas para obter melhor aproveitamento da área dos chips, pois embora os componentes possam usar mais área, a quantidade de linhas de interconexão e pads de saída pode ser reduzida. Este trabalho descreve uma nova MVL baseada na Álgebra de Posto Juntamente com a negação cíclica de Post e a conjunção AND, são definidos novos operadores que permitem o desenvolvimento de algorítimos para a síntese e simplificação de funções lógicas. É proposta a implementação eletrônica para esta lógica em 3 níveis. Circuitos da negação de Post e dos novos operadores, são descritos e simulados, operando em modo de corrente. Estes circuitos podem ser interligados formando flip-flops, contadores, conversor D/A e outros circuitos lógicos. Esta lógica ternária, usando tecnologia bipolar em modo de corrente, pode ser útil para a construção de ASICS (circuitos dedicados) com alta velocidade de processamento / Abstract: In Multiple-Valued Logic (MVL), the logicallevels are not restricted to two, as in binary logic. These logics have been used to improve chip area. Although the components can need more area, the quantity of interconection lines and output pads can be reduced. This work describes a new non classical Multiple-Valued Logic(MVL) based on Post algebra. Besides the convencional Post 's cyclic negation and the AND conjunction, this logic algebra defines new operators which allow the development of algorithims for the synthesis and simplification of the logicalfunctions. An electronic implementation of this algebra for a 3-level logic is proposed Electronics gates of Post negation and the new operators were designed and simulated using current mode circuits. These gates can be easily interconnected toform flip-flops, counters, D/A converters and other conventional digital gates in a true 3-level gate logic. ASICS with mixed analogldigital high speed processing can benefit from this current processing ternary logic, which can be easily implemented in bipolar technology / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientadores : Euripedes Guilherme de Oliveira Nobrega, Jose Roberto de França Arruda / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-07-29T03:30:24Z (GMT). No. of bitstreams: 1 Telles_AntonioCarlosdaCosta_M.pdf: 4736389 bytes, checksum: 546a2f6752baead7ae46ac3049844e3e (MD5) Previous issue date: 2001 / Resumo: As vantagens inerentes do controle adaptativo tais como flexibilidade e otimização estão hoje restritas a aplicações onde esquemas tradicionais não apresentam o desempenho esperado. Tal situação se deve principalmente ao alto custo dos sistemas adaptativos, que normalmente se apoiam em técnicas de processamento digital de sinais. Contudo sistemas adaptativos em hardware de baixo custo vem sendo propostos para a área de comunicações há vários anos. Este trabalho investiga a viabilidade do desenvolvimento de um sistema de controle em hardware com a aplicação dos sistemas adaptativos anteriormente citados. O esquema proposto é uma variação do controle feedjorward LMS, amplamente utilizado no controle de vibração e ruído. Este esquema é modificado com a introdução de um modelo a ser seguido pelo controlador, o que lhe atribui maior flexibilidade de desempenho. O esquema é avaliado através do controle de vibração de uma viga flexível por meio de simulações e experimentos. O esquema, originalmente apresentado para controle em tempo discreto, é modificado para que o processamento seja feito totalmente em tempo contínuo. Este novo esquema é avaliado por meio de simulações, novamente através do controle da viga flexível. Os resultados mostram que o sistema proposto pode ser uma opção viável aos esquemas tradicionais de controle, alargando o espectro de aplicações do controle adaptativo LMS pela apresentação de uma solução em hardware de baixo custo / Abstract: The inherent advantages of adaptive control such as flexibility and optimization are nowadays restricted to the areas where other conventional schemes do not reach the specified performance. Such situation is due mainly to the high cost of these systems, which are normally based on Digital Signal Processing techniques. However low cost adaptive hardware solutions have been proposed to the communications area for a long time. This work investigates the feasibility of the development of a LMS adaptive control hardware, with the application of the adaptive systems solutions already mentioned. The proposed system is a variation of the LMS feedforward control, which has broad application in noise and vibration control. This scheme is modified with the introduction of a model to be followed by the controller which introduces more flexibility to its performance. The system performance is evaluated in the control of a flexible beam vibration, through simulations and experiments. The original scheme, developed to discrete time control, is then modified to continuous time processing. Simulations of this new scheme are developed again in the control of the flexible beam. The results show that the proposed system can be an option to more conventional control schemes, broadening the field of applications of LMS adaptive control by means the presentation of a low cost hardware implementation / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T10:29:33Z (GMT). No. of bitstreams: 1 Dias_JoseAntonioSiqueira_M.pdf: 4415740 bytes, checksum: 0d7520813ce6d865408d7f9d71c621ca (MD5) Previous issue date: 1981 / Resumo: Quando apresentada em 1972, uma das principais promessas da tecnologia I2L era a possibilidade de confeccionar circuitos digitais e analógicos na mesma pastilha. Entretanto, os requisitos necessários para a confecção dos circuitos I2L limitam severamente o desempenho dos transistores NPN da parte analogica da pastilha, que apresentam tensões de ruptura muito baixas devido ao fenômeno de "punch-through". Este trabalho apresenta uma nova técnica para a confecção de circuitos digitais I2L e circuitos de alta tensão de ruptura na mesma pastilha, usando apenas uma máscara adicional em relação ao processo convencional de confecção de circuitos I2L e analógicos na mesma pastilha. são apresentados tambem, além da máscara de teste, os resultados experimentais que fornecem, para uma estrutura I2L com 6 coletores, B eff = 8, e tempo de atraso míni mo por porta ta = 75 ns. Para os transistoresda parte analógica,obteve-se VCEO = 35V e VCBO = 65V / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica