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Le travail effectué dans cette thèse porte sur l'étude et la génération d'opérateurs arithmétiques auto-contrôlables. Cette thèse a été motivée par l'importance que prennent les techniques d'autocontrôle des circuits intégrés pour remédier aux problèmes de fiabilité qui sont majorés par la miniaturisation. Les chemins de données sont des parties logiques essentielles dans les microprocesseurs et les microcontrôleurs. La conception de chemins de données fiables est donc un pas important vers la réalisation de microprocesseurs plus sûrs. Dans un premier temps, nous avons étudié et implémenté des multiplieurs auto-contrôlables basés sur le code résidu. Nous avons montré qu'on peut avoir des multiplieurs sûrs en présence de fautes de type collage logique avec un surcoût très faible, notamment dans le cas des multiplieurs de grandes tailles (de 10 à 15% pour les multiplieurs de taille 32x32). Dans un deuxième temps, nous avons généralisé des solutions auto-contrôlables existantes d'opérateurs arithmétiques basés sur la parité. Les nouvelles versions ont plusieurs bits de parité et permettent d'augmenter sensiblement la couverture de fautes dans le cas des fautes transitoires. <br />Les solutions développées sont toutes intégrées dans un outil informatique.

Les interférences dues à la réseaux d'énergie électrique (50 ou 60 Hz), pendant les mesures de biopotentiels est un problème très commun qui doit être bien tracté, pour permettre l'obtention des résultas en haute qualité. De cette façon les médecin peuvent fournir des diagnostiques plus exact sur le comportement d'une fonction physiologique ou pathologique. Dans les cas où ces signaux sont interprétés à l'aide des systèmes numériques (ordinateurs), c'est très important que les interférences dues à la réseaux électrique soient minimisées pour permettre que points critiques de la forme du signal soient déterminés avec une bonne exactitude. Les circuits mixtes reconfigurables pour des mesures, permettent une nouvelle configuration après la fabrication, de manière qu'ils puissent servir à une application donnée. De cette façon, ces circuits sont convenables pour des applications où ses spécifications doivent changer en accord les capteurs utilisés, e les caractéristiques des signaux sur la mesure. Dans cette thèse un circuit mixte reconfigurable est proposé, pour être utilisé dans des systèmes de mesures des biopotentiels, en particulier électrocardiogramme (ECG), électroencéphalogramme (EEG), électromyogramme (EMG) et électroculogramme (EOG). Le circuit incorpore un bloc qui effectue de forme dynamique la compensation du déséquilibre des impédances des électrodes, de manière à minimiser l'interférence de mode commun, due au couplage entre patient et réseau électrique.

L'objectif de cette thèse est l'étude de l'immunité des circuits intégrés complexes face aux perturbations électromagnétiques. Le début est consacré à la présentation de la compatibilité électromagnétique des circuits intégrés. Une présentation des moyens de maîtrise de la CEM est ensuite donnée. Les principaux thèmes que sont la modélisation, l’optimisation et la mesure sont exposés. L'étude se poursuit par l'établissement d'une méthodologie de construction d'un modèle d'immunité appliquée à un circuit convertisseur. Cette méthodologie s’inspire de la proposition de norme ICIM-CI pour bâtir successivement les différents blocs du modèle d’immunité. Une attention particulière est donnée à la modélisation du mécanisme de défaillance, celui-ci permettant d’obtenir les résultats d’immunité. Les résultats fournis par le modèle sont ensuite comparés puis validés par des mesures sur circuit. Enfin des études complémentaires, portant sur des circuits plus complexes, permettent de proposer des améliorations et perspectives nouvelles pour la démarche de modélisation. / The main objective of this thesis is the study of integrated circuits immunity against electromagnetic interference. The beginning is devoted to the presentation of the electromagnetic compatibility of integrated circuits. The tools enable the mastery of EMC are then presented. The main themes of modelling, optimization and measurement are exposed. The study continues by establishing a methodology for building a model of immunity applied to a converter circuit. This methodology is based on the proposed standard ICIM-CI to build successively the different blocks of the model of immunity. A particular attention is given to the description of the failure mechanism because it leads to the final results of immunity. The results from the model are then compared and validated by measurements on the circuit. Finally further studies on more complex circuits can suggest improvements and new perspectives for the modelling approach.

Ce sujet de recherche a pour principaux objectifs la réalisation d'une bibliothèque de fonctions électroniques analogiques intégrées réalisant les opérations mathématiques présentes dans les modèles des canaux ioniques des neurones et l'évaluation des éléments de cette même bibliothèque. Ce travail se poursuit par la conception d'un système démonstrateur basé sur un circuit intégré analogique neuromimétique utilisant la bibliothèque d'opérateurs pour que ce même circuit intégré puisse être utilisé dans de nouvelles expériences mettant en oeuvre la technique hybride. En fonction des performances du circuit, il a été aussi étudié la faisabilité de son utilisation pour le développement d'un outil d'extraction des paramètres d'une cellule nerveuse, voire même d'un mini-réseau composé de moins d'une dizaine de neurones, par la technique d'optimisation.

Ce mémoire de thèse s'intéresse aux problèmes posés par l'intégration dans les technologies silicium des synthétiseurs de fréquence dans la gamme 1-5 GHz. Il est montré que l'intégration des architectures classiques n'est pas envisageable car la consommation excessive et le bruit de phase obtenus sont incompatibles avec les spécifications des applications radiofréquences modernes. Dans ce mémoire, un oscillateur original capable de se verrouiller sur l'harmonique d'un signal d'entrée basse fréquence appelé Oscillateur Synchrone (OS) est présenté. Une étude théorique permettant de prévoir la plage de synchronisation de l'OS est proposée rendant ainsi possible une conception optimisée. D'autre part elle confirme les propriétés attendues des OS, en particulier la recopie du bruit de phase du signal de synchronisation, au facteur de multiplication près. Deux prototypes d'OS, intégrés dans une technologie BiCMOS 0,8 μm, sont décrits. Le premier oscille aux alentours de 2,4 GHz et est synchronisé par un signal de fréquence voisine de 400 MHz.. Sa plage de synchronisation de 12 MHz . Le deuxième prototype est une version optimisée, à partir de la théorie développée, oscillant aux alentours de 2 GHz. Il est synchronisé par un signal de fréquence voisine de 330 MHz. Sa plage de synchronisation est de 112 MHz environ permettant de couvrir la plage de réception ou d'émission de l'application UMTS2000. Ces deux prototypes confirment les avantages de l'OS dans une architecture de synthétiseur à boucle double par le report des contraintes de bruit de phase sur la boucle basse fréquence et par sa consommation bien moins élevée qu'une boucle à verrouillage de phase fonctionnant à la même fréquence. Un dernier prototype implanté dans la technologie CMOS 0,25 μm de STMicroelectronics est ensuite décrit. Cet OS oscille à 5,2 GHz et présente une plage de synchronisation de 160 MHz lorsqu'un signal à 900 MHz est appliqué sur son entrée (6ème sous harmonique).

La conception d'une plate-forme matérielle pour un noeud de réseaux de capteurs (RdC) est un véritable défi car elle est soumise à des contraintes sévères. La consommation d'énergie est souvent considérée comme la contrainte la plus forte donnée la petite taille et les besoins d'autonomie d'un noeud. De nos jours, les noeuds s'appuient sur des microcontrôleurs (MCUs) faible consommation disponibles dans le commerce. Ces MCUs ne sont pas adaptés au contexte de RdC car ils sont basés sur une structure de calcul généraliste et ils consomment trop d'énergie par rapport au budget d'énergie d'un noeud. Dans cette thèse, nous proposons un flot de conception complet, depuis le niveau système, se basant sur le concept de micro-tâches matérielles avec coupure de la tension d'alimentation (Power Gating). Dans cette approche, l'architecture d'un noeud est constituée d'un ensemble de micro-tâches matérielles qui sont activées selon un principe événementiel, chacune étant dédiée à une tâche spécifique du système (ex. la couche MAC, le routage, etc.). Ces micro-tâches sont gérées par un ordonnanceur matériel (System Monitor) qui est automatiquement généré à partir d'une description système, dans un langage spécifique (DSL), du graphe des tâches d'un noeud de RdC. En combinant la spécialisation du matériel et la technique du power gating, nous réduisons considérablement les énergies dynamique et statique d'un noeud de RdC. Les résultats montrent que des gains en énergie dynamique de 1 à 2 ordres de grandeur sont possibles par rapport aux mises en oeuvre à base des MCUs (ex. le MSP430). De plus, des gains de 1 ordre de grandeur en énergie statique sont également obtenus grâce à l'utilisation du power gating.

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Dans un contexte où l'usage de circuits neuromimétiques se généralise au sein des neurosciences, nous étudions ici leur intégration au sein de réseaux adaptatifs. Les circuits mis en oeuvre se basent sur un modèle proche de la biologie résolu en continu et en temps réel. Les calculs relatifs à l'adaptation du réseau sont réalisés en numérique temps réel, logiciel et/ou matériel. La partie logicielle est assurée par un ordinateur interfacé à travers le bus PCI, tandis que la partie matérielle utilise des EPGAS. Trois générations sont présentés avec une analyse critique sur leur utilisation comme système de simulation de réseau neuronal.

La Non-Linéarité-Différentielle (NLD) et la Non-Linéarité-Intégrale (NLI) sont les performances statiques les plus importantes des Convertisseurs Analogique-Numérique (CAN) qui sont mesurées lors d'un test de production. Ces deux performances indiquent la déviation de la fonction de transfert du CAN par rapport au cas idéal. Elles sont obtenues en appliquant une rampe ou une sinusoïde lente au CAN et en calculant le nombre d'occurrences de chacun des codes du CAN.Ceci permet la construction de l'histogramme qui permet l'extraction de la NLD et la NLI. Cette approche requiert lacollection d'une quantité importante de données puisque chacun des codes doit être traversé plusieurs fois afin de moyenner le bruit et la quantité de données nécessaire augmente exponentiellement avec la résolution du CAN sous test. En effet,malgré que les circuits analogiques et mixtes occupent une surface qui n'excède pas généralement 5% de la surface globald'un System-on-Chip (SoC), leur temps de test représente souvent plus que 30% du temps de test global. Pour cette raison, la réduction du temps de test des CANs est un domaine de recherche qui attire de plus en plus d'attention et qui est en train deprendre de l'ampleur. Les CAN de type pipeline offrent un bon compromis entre la vitesse, la résolution et la consommation.Ils sont convenables pour une variété d'applications et sont typiquement utilisés dans les SoCs destinés à des applicationsvidéo. En raison de leur façon particulière du traitement du signal d'entrée, les CAN de type pipeline ont des codes de sortiequi ont la même largeur. Par conséquent, au lieu de considérer tous les codes lors du test, il est possible de se limiter à un sous-ensemble, ce qui permet de réduire considérablement le temps de test. Dans ce travail, une technique pour l'applicationdu test à code réduit pour les CANs de type pipeline est proposée. Elle exploite principalement deux propriétés de ce type deCAN et permet d'obtenir une très bonne estimation des performances statiques. La technique est validée expérimentalementsur un CAN 11-bit, 55nm de STMicroelectronics, obtenant une estimation de la NLD et de la NLI pratiquement identiques àla NLD et la NLI obtenues par la méthode classique d'histogramme, en utilisant la mesure de seulement 6% des codes.