Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Ces travaux s'inscrivent dans le cadre d'une convention Cifre et portent plus particulièrement sur le transfert de données métier dans l'entreprise entre l'ergonome et le concepteur mécanicien, basé sur la conception collaborative d'outils d'optimisation de la conception de sièges d'automobile. Adoptant le point de vue de l'ergonome, nous nous inscrivons dans le thème de recherche du Laboratoire associé de Conception de Produits et Innovation de l'ENSAM sur l'intégration des métiers dans le processus de conception. Il s'agit plus précisément dans notre projet d'identifier les phases de la conception du siège d'automobile au sein desquelles l'ergonome peut intervenir et d'instrumenter sa collaboration avec l'équipe de conception, en particulier avec les concepteurs mécaniciens. Le transfert de données des ergonomes aux concepteurs est basée sur le transfert de recommandations écrites. Après avoir analyser cet objet et démontrer sa complexité, nous présenterons comment la conception collaborative de l'instrumentation du transfert de données peut apporter une solution pragmatique aux difficultés d'intégration de l'ergonomie dans la conception de siège d'automobile. Pour ce faire, nous montrerons tout d'abord la démarche collaborative mise en place. Nous présenterons ensuite comment le groupe de travail constitué de deux ergonomes et de huit concepteurs mécaniciens nous a permis de dégager les principes de conception d'outils logiciels de transfert de données sur deux sujets : le positionnement des têtes et des coudes des usagers de siège d'automobile. Après avoir présenter ces outils, nous aborderons les apports de nos travaux pour l'intégration de l'ergonomie dans la conception mécanique. Nous présenterons notamment l'échelle d'évaluation développé, permettant d'entrevoir des pistes de recherche pour l'évaluation de la collaboration pluridisciplinaire.

Cette thèse a pour but de proposer un algorithme de partitionnement matériel/logiciel optimisé. On travaille sur l'hypothèse de que quelques caractéristiques spécifiques à certains algorithmes déjà publiés puissent être combinées de façon avantageuse, menant à l'amélioration d'un algorithme de partitionnement de base et, par conséquence, des systèmes hétérogènes générés par cet algorithme. L'ensemble d'optimisations proposées pour être réalisées dans ce nouvel algorithme consiste en : généralisation des architecturescible candidates avec l'ajout de FPGA's pour le partitionnement, considération précise des coûts et puissances des fonctions allouées en matériel, ordonnancement de systèmes au matériel dynamiquement reconfigurable, et prise en compte de plusieurs alternatives d'implémentation d'un noeud d'application dans un même processeur. Ces optimisations sont implémentées en versions successives de l'algorithme de partitionnement proposé, lesquelles sont testées avec deux applications de traitement du signal. Les résultats du partitionnement démontrent l'effet de chaque optimisation sur la qualité du système hétérogène obtenu.

L'objectif de ce travail de thèse est le développement d'une méthodologie pour la génération rapide <br />d'architectures flexibles et modulaires pour les systèmes distribués. Cette approche, appelé aussi <br />"prototypage virtuel", est une étape essentielle dans le processus de conception conjointe des systèmes mixtes logiciel/matériel. Les approches de recherche dans ce domaine sont motivées par le besoin urgent de prototypes pour valider la spécification, par la disponibilité des outils et des environnements de synthèse pour les parties logicielles et matérielles. <br />Le prototypage virtuel permet à la fois la manipulation du domaine logiciel ainsi que du domaine matériel. Il prend en entrée une architecture hétérogène composée d'un ensemble de modules distribués issu du découpage matériel/logiciel et génère des descriptions exécutables pour des éléments matériels et logiciels. Ce travail décrit une stratégie de prototypage virtuel pour la co­synthèse (génération des modules matériels et logiciels sur une plate­forme architecturale) et la co­simulation (c'est­à­dire la simulation conjointe de ces deux composants) dans un environnement unifié. Ces travaux définissent également le développement d'un environnement de co­simulation distribué et flexible permettant l'utilisation de différents outils de simulation, de langages, la génération de modèles matériels et logiciels synthésisables et l'ordonnancement des modèles multiprocesseurs sur une architecture <br />monoprocesseur. Cette approche, présentée dans la conférence ED&TC, a obtenu le prix de l'année 1995. Des outils ont été mis en pratique dans l'environnement de conception conjointe Cosmos. Ce travail a aussi fait <br />l'objet d'un transfert de technologie au profit de SGS­Thomson Microelectronics. Les outils développés au cours de cette thèse ont été utilisés pour les projets Européens COMITY (particulièrement utilisé par l'Aérospatiale Missiles à Toulouse et Intracom en Grèce) et CODAC, et par d'autres groupes comme le FZI de l'université de Tübingen et PSA à Paris.

On parle de plus en plus de systèmes (ou plateformes) reconfigurables qui intègrent sur un même substrat un ou plusieurs cœurs de processeurs et une matrice programmable (ex: Excalibur d'Altera, Virtex 2-Pro et Virtex 4-Fx de Xilinx). Par ailleurs, tout un champ technologique émerge actuellement dans le domaine de la reconfiguration dynamique. Le concepteur se retrouve face à des choix d'implantations logicielles (spécifiques ou génériques) et matérielles (figées ou reconfigurables) pour les différentes parties de l'application. Pour les prochaines générations de systèmes, la complexité croissante nécessite de faire appel à des méthodes et outils d'aide à la prise de décisions. Il est donc nécessaire d'étendre ou de repenser les approches de conception actuelles afin de les adapter aux possibilités offertes par les technologies reconfigurables.<br />Cette thèse propose une méthode automatique de partitionnement logiciel/matériel qui cible des systèmes mixtes logiciel et matériel reconfigurable dynamiquement et a pour objectif de minimiser le temps d'exécution global sous contrainte de surface maximale. Elle offre un flot complet à partir de la spécification au niveau système de l'application (écrite en SSM : formalisme graphique du langage synchrone Esterel) jusqu'à son raffinement vers les outils de niveau RTL. La méthode, basée sur un algorithme génétique, prend en compte les spécificités de l'architecture reconfigurable en ajoutant au partitionnement spatial (ou affectation) classique une étape de partitionnement temporel afin de distribuer dans le temps les configurations successivement implantées sur le reconfigurable. Les performances sont évaluées par une étape d'ordonnancement qui prend en compte les temps de communication et ceux dus aux changements de configurations.

Cette thèse traite de la conception d'un imageur monovoie passif capable de produire une carte de profondeur de la scène observée. Cet imageur est conçu en optimisant conjointement les paramètres de l'optique et des traitements, méthode désignée par le terme de co-conception ou de conception conjointe. La capacité 3D de cet imageur repose sur le concept de depth from defocus (DFD) qui consiste à estimer la profondeur à l'aide d'une estimation locale du flou de défocalisation. Ces travaux portent en premier lieu sur le développement d'un algorithme d'estimation locale de profondeur non supervisé et applicable à une famille étendue d'imageurs passifs monovoies. Puis deux concepts d'optique favorisant l'estimation de profondeur sont étudiés, du point de vue théorique et expérimental: l'utilisation d'une pupille codée ou d'une optique avec une aberration chromatique longitudinale non corrigée. La réalisation d'un imageur chromatique à capacité 3D est innovante et permet d'illustrer les avantages de cette solution en termes de précision et de région de l'espace où l'estimation de profondeur est possible. Un modèle de performance est ensuite proposé pour prédire la précision des imageurs utilisant la DFD en fonction des paramètres de l'optique, du capteur et des traitements. Ce modèle est utilisé pour la conception du premier imageur chromatique à capacité 3D co-conçu dont la réalisation a permis d'illustrer l'intérêt de la co-conception.

SLAM (localisation et cartographie simultanées) joue un rôle important dans plusieurs applications telles que les robots autonomes, les véhicules intelligents, les véhicules aériens sans pilote (UAV) et autres. De nos jours, les applications SLAM basées sur la vision en temps réel deviennent un sujet d'intérêt général dans de nombreuses recherches. L'une des solutions pour résoudre la complexité de calcul des algorithmes de traitement d'image, dédiés aux applications SLAM, consiste à effectuer un traitement de haut ou de bas niveau sur les coprocesseurs afin de créer un système sur puce. Les architectures hétérogènes ont démontré leur capacité à devenir des candidats potentiels pour un système sur puce dans une approche de co-conception de logiciels matériels. L'objectif de cette thèse est de proposer un système de vision implémentant un algorithme SLAM sur une architecture hétérogène (CPU-GPU ou CPU-FPGA). L'étude permettra d'évaluer ce type d'architectures et contribuer à répondre aux questions relatives à la définition des fonctions et/ou opérateurs élémentaires qui devraient être implantés et comment intégrer des algorithmes de traitement de données tout en prenant en considération l'architecture cible (dans un contexte d'adéquation algorithme architecture). Il y a deux parties dans un système SLAM visuel : Front-end (extraction des points d'intérêt) et Back-end (cœur de SLAM). Au cours de la thèse, concernant la partie Front-end, nous avons étudié plusieurs algorithmes de détection et description des primitives dans l’image. Nous avons développé notre propre algorithme intitulé HOOFR (Hessian ORB Overlapped FREAK) qui possède une meilleure performance par rapport à ceux de l’état de l’art. Cet algorithme est basé sur la modification du détecteur ORB et du descripteur bio-inspiré FREAK. Les résultats de l’amélioration ont été validés en utilisant des jeux de données réel connus. Ensuite, nous avons proposé l'algorithme HOOFR-SLAM Stereo pour la partie Back-end. Cet algorithme utilise les images acquises par une paire de caméras pour réaliser la localisation et cartographie simultanées. La validation a été faite sur plusieurs jeux de données (KITTI, New_College, Malaga, MRT, St_lucia…). Par la suite, pour atteindre un système temps réel, nous avons étudié la complexité algorithmique de HOOFR SLAM ainsi que les architectures matérielles actuelles dédiées aux systèmes embarqués. Nous avons utilisé une méthodologie basée sur la complexité de l'algorithme et le partitionnement des blocs fonctionnels. Le temps de traitement de chaque bloc est analysé en tenant compte des contraintes des architectures ciblées. Nous avons réalisé une implémentation de HOOFR SLAM sur une architecture massivement parallèle basée sur CPU-GPU. Les performances ont été évaluées sur un poste de travail puissant et sur des systèmes embarqués basés sur des architectures. Dans cette étude, nous proposons une architecture au niveau du système et une méthodologie de conception pour intégrer un algorithme de vision SLAM sur un SoC. Ce système mettra en évidence un compromis entre polyvalence, parallélisme, vitesse de traitement et résultats de localisation. Une comparaison avec les systèmes conventionnels sera effectuée pour évaluer l'architecture du système définie. Vue de la consommation d'énergie, nous avons étudié l'implémentation la partie Front-end sur l'architecture configurable type soc-FPGA. Le SLAM kernel est destiné à être exécuté sur un processeur. Nous avons proposé une architecture par la méthode HLS (High-level synthesis) en utilisant langage OpenCL. Nous avons validé notre architecture sur la carte Altera Arria 10 soc. Une comparaison avec les systèmes les plus récents montre que l’architecture conçue présente de meilleures performances et un compromis entre la consommation d’énergie et les temps de traitement. / SLAM (Simultaneous Localization And Mapping) has an important role in several applications such as autonomous robots, smart vehicles, unmanned aerial vehicles (UAVs) and others. Nowadays, real-time vision based SLAM applications becomes a subject of widespread interests in many researches. One of the solutions to solve the computational complexity of image processing algorithms, dedicated to SLAM applications, is to perform high or/and low level processing on co-processors in order to build a System on Chip. Heterogeneous architectures have demonstrated their ability to become potential candidates for a system on chip in a hardware software co-design approach. The aim of this thesis is to propose a vision system implementing a SLAM algorithm on a heterogeneous architecture (CPU-GPU or CPU-FPGA). The study will allow verifying if these types of heterogeneous architectures are advantageous, what elementary functions and/or operators should be added on chip and how to integrate image-processing and the SLAM Kernel on a heterogeneous architecture (i. e. How to map the vision SLAM on a System on Chip).There are two parts in a visual SLAM system: Front-end (feature extraction, image processing) and Back-end (SLAM kernel). During this thesis, we studied several features detection and description algorithms for the Front-end part. We have developed our own algorithm denoted as HOOFR (Hessian ORB Overlapped FREAK) extractor which has a better compromise between precision and processing times compared to those of the state of the art. This algorithm is based on the modification of the ORB (Oriented FAST and rotated BRIEF) detector and the bio-inspired descriptor: FREAK (Fast Retina Keypoint). The improvements were validated using well-known real datasets. Consequently, we propose the HOOFR-SLAM Stereo algorithm for the Back-end part. This algorithm uses images acquired by a stereo camera to perform simultaneous localization and mapping. The HOOFR SLAM performances were evaluated on different datasets (KITTI, New-College , Malaga, MRT, St-Lucia, ...).Afterward, to reach a real-time system, we studied the algorithmic complexity of HOOFR SLAM as well as the current hardware architectures dedicated for embedded systems. We used a methodology based on the algorithm complexity and functional blocks partitioning. The processing time of each block is analyzed taking into account the constraints of the targeted architectures. We achieved an implementation of HOOFR SLAM on a massively parallel architecture based on CPU-GPU. The performances were evaluated on a powerful workstation and on architectures based embedded systems. In this study, we propose a system-level architecture and a design methodology to integrate a vision SLAM algorithm on a SoC. This system will highlight a compromise between versatility, parallelism, processing speed and localization results. A comparison related to conventional systems will be performed to evaluate the defined system architecture. In order to reduce the energy consumption, we have studied the implementation of the Front-end part (image processing) on an FPGA based SoC system. The SLAM kernel is intended to run on a CPU processor. We proposed a parallelized architecture using HLS (High-level synthesis) method and OpenCL language programming. We validated our architecture for an Altera Arria 10 SoC. A comparison with systems in the state-of-the-art showed that the designed architecture presents better performances and a compromise between power consumption and processing times.

Avec l'intégration croissante des fonctions, les systèmes embarqués modernes deviennent très intelligents et sophistiqués. Les exemples les plus emblématiques de cette tendance sont les téléphones portables de dernière génération, qui offrent à leurs utilisateurs un large panel de services pour la communication, la musique, la vidéo, la photographie, l'accès à Internet, etc. Ces services sont réalisés au travers d'un certain nombre d'applications traitant d'énormes quantités d'informations, qualifiées d'applications de traitements intensifs de données. Ces applications sont également caractérisées par des comportements multi-horloges car elles comportent souvent des composants fonctionnant à des rythmes différents d'activations lors de l'exécution. Les systèmes embarqués ont souvent des contraintes temps réel. Par exemple, une application de traitement vidéo se voit généralement imposer des contraintes de taux ou de délai d'affichage d'images. Pour cette raison, les plates-formes d'exécution doivent souvent fournir la puissance de calcul requise. Le parallélisme joue un rôle central dans la réponse à cette attente. L'intégration de plusieurs cœurs ou processeurs sur une seule puce, menant aux systèmes multiprocesseurs sur puce (en anglais, "multiprocessor systems-on-chip - MPSoCs") est une solution-clé pour fournir aux applications des performances suffisantes, à un coût réduit en termes d'énergie pour l'exécution. Afin de trouver un bon compromis entre performance et consommation d'énergie, l'hétérogénéité des ressources est exploitée dans les MPSoC en incluant des unités de traitements aux caractéristiques variées. Typiquement, des processeurs classiques sont combinés avec des accélérateurs (unités de traitements graphiques ou accélérateurs matériels). Outre l'hétérogénéité, l'adaptativité est une autre caractéristique importante des systèmes embarqués modernes. Elle permet de gérer de manière souple les paramètres de performances en fonction des variations de l'environnement et d'une plate-forme d'exécution d'un système. Dans un tel contexte, la complexité du développement des systèmes embarqués modernes paraît évidente. Elle soulève un certain nombre de défis traités dans nos contributions, comme suit : 1) tout d'abord, puisque les MPSoC sont des systèmes distribués, comment peut-on aborder avec succès la correction de leur conception, de telle sorte que les propriétés fonctionnelles des applications multi-horloges déployées puissent être garanties ? Cela est étudié en considérant une méthodologie de distribution "correcte-par-construction" pour ces applications sur plates-formes multiprocesseurs. 2) Ensuite, pour les applications de traitement intensif de données à exécuter sur de telles plates-formes, comment peut-on aborder leur conception et leur analyse de manière adéquate, tout en tenant pleinement compte de leur caractère réactif et de leur parallélisme potentiel ? 3) Enfin, en considérant l'exécution de ces applications sur des MPSoC, comment peut-on analyser leurs propriétés non fonctionnelles (par exemple, temps d'exécution ou énergie), afin de pouvoir prédire leurs performances ? La réponse à cette question devrait alors servir à l'exploration d'espaces complexes de conception. Nos travaux visent à répondre aux trois défis ci-dessus de manière pragmatique, en adoptant une vision basée sur des modèles. Pour cela, ils considèrent deux paradigmes complémentaires de modélisation flot de données : la "modélisation polychrone" liée à l'approche synchrone réactive, et la "modélisation de structures répétitives" liée à la programmation orientée tableaux pour le parallélisme de données. Le premier paradigme permet de raisonner sur des systèmes multi-horloges dans lesquels les composants interagissent, sans supposer l'existence d'une horloge de référence. Le second paradigme est quant à lui suffisamment expressif pour permettre la spécification du parallélisme massif d'un système.

L’objectif principal de cette thèse est l’étude de propriétés dynamiques et de méthodes de conception et synthèse des algorithmes de contrôle-commande des systèmes dans le cas où les fonctions de mesures, actionnements et contrôles sont distribuées sur des organes de calcul pouvant être partagés avec d’autres applications et connectés sur un réseau de communication numérique. En conséquence, les boucles de contrôle sont en compétition avec d’autres applications pour accéder aux ressources de calcul et de communication de capacité limitée et gérées par des politiques spécifiques. Ceci provoque l’apparition de délais et de perte d’informations transmises entre les différents nœuds qui peuvent dégrader les performances des systèmes et conduire à leur instabilité.Dans une première partie de la thèse, nous avons étudié l’analyse des performances de certains systèmes ainsi que la conception de contrôleurs robustes en fonction de la qualité de service fournie par le réseau. Cette étude a permis de spécifier les règles de conception de contrôleurs.Dans la deuxième partie, nous avons présenté une approche de conception conjointe intégrant les résultats obtenus dans les deux domaines: la synthèse et la conception des algorithmes de contrôle et l’ordonnancement de tâches temps réel qui partagent des ressources limitées. La technique proposée repose sur le changement de la période d’activation de l’algorithme de contrôle, et en conséquence le modèle du système devient un modèle échantillonné à taux variable. Les résultats proposés, en considérant l’algèbre de Lie des matrices d’évolution, permettent de calculer des contrôleurs adaptifs aux périodes qui stabilisent tous le système / The main contributions of this thesis are related to the analysis, synthesis and design of control systems sharing communication and computational resources. The research focuses on control systems where the feedback loops are closed over communication networks which transmit the information provided to its nodes by sensors, actuators and controllers. The shared resource in this scenario is the network. Some of the results are valid when the resource is a processor locally placed respect to several controller executing their algorithms on it. In any of the preceding scenarios, the control loops must contend for the shared resource. The limited capacity of the resource can cause delays and packet losses when information is transmitted. These effects can degrade the control system performance and even destabilize it.The first part of this thesis contributes to the performance analysis of specific classes of systems and to the design of robust controllers for network characteristics modeled by Quality of Service parameters. A series of methods to assist the control systems engineer are provided.In the second part, a contribution to the CoDesign approach is made via the integration of control system synthesis and design techniques with rules allowing to define the communication policy to manage real-time tasks sharing a limited resource. Putting in correspondence a scheduling of instances of the controller tasks with their sampling periods, the proposed policy results in discrete-time varying systems. The stabilization problem of these systems is solved with methods based on the solvability of Lie-algebras. Specifically, the proposed methodology provides adaptive controllers

La réalisation d'objets intelligents de la taille du millimètre capables d'être sensibles à leur environnement, de réaliser des calculs pour traiter les données et de communiquer de façon autonome constitue une opportunité unique pour repenser l'interaction entre l'homme et son milieu environnant. Les systèmes émergeants de « Smart Dust» sont réalisés en associant massivement en réseaux distribués des centaines d'objets miniatures intelligents intégrant un système d'alimentation autonome, un ou plusieurs capteurs (lumière, température, vibration, acoustique, pression, champ magnétique, ...), des circuits analogiques et numériques pour réaliser des traitements de données et un système pour recevoir et transmettre des données. Pour faciliter la conception des systèmes radiofréquence RF ou millimétriques, l'intégration des dispositifs de système sur une même puce reste la solution souhaitée. <br /> Dans ce contexte, la première partie de ce manuscrit propose un état de l'art des différents composants d'un émetteur récepteur RF opérant à des fréquences millimétriques et intégré sur différentes technologies, ainsi l'étude de la faisabilité de la technologie CMOS SOI en réalisant un bilan de liaison à 60 GHz. Une étude sur les actifs et passifs de la technologie CMOS SOI montre les avantages du SOI et aussi les phénomènes spécifiques qu'il faut prendre en compte dans la phase de conception. La deuxième partie est consacrée à l'étude des structures d'interconnexion de la technologie SOI, notamment les lignes et les rubans coplanaires. Ainsi nous présentons les méthodes utilisées pour déterminer la permittivité effective et l'impédance caractéristique de ces lignes et un modèle analytique de la permittivité effective de l'antenne. <br /> La troisième partie traite le cas d'une antenne canonique de type dipôle intégré sur SOI et fonctionnant dans la bande millimétrique. Cette étude est basée sur les différents paramètres de la technologie SOI comme la permittivité, la résistivité et l'épaisseur de silicium. Ensuite, une étude de problématique de rayonnement des antennes intégrées en technologie SOI est présentée. Finalement un modèle des îlots métalliques « dummies » de la technologie SOI, basé sur le modèle dynamique de Tretyakov, est proposé. <br /> La dernière partie est consacrée à la conception, la réalisation, le test et la mesure de antennes intégrées sur SOI et fonctionnant dans la bande de 60 GHz. Quatre types d'antennes sont présentés notamment une antenne dipôle interdigitée, une antenne IFA, une antenne double fente et finalement une antenne spirale. Les paramètres électriques des antennes dipôles, IFA, et fente sont mesurés et sont conformes aux paramètres simulés. En plus, Nous avons présenté un dispositif de test pour mesurer le digramme de gain de ses antennes. La procédure de caractérisation a permis la validation expérimentale de ce dispositif et la récupération des diagrammes de gain des antennes au niveau de substrat SOI. Dans une optique de démonstrateur intégré, une conception conjointe d'un amplificateur faible bruit intégrée sur SOI avec une antenne intégrée, les deux fonctionnant à 60 GHz, permettant de s'affranchir de la contrainte 50 Ohms est conduite.