El constante aumento de la capacidad de transmisión de la fibra óptica ha provocado que se estén llevando a cabo numerosos estudios centrados en el procesado óptico de la información digital a alta velocidad. Para poder realizar complejas operaciones de procesado óptico se requiere una memoria óptica de bajo consumo, alta velocidad y que sea integrable. Puesto que no existe el equivalente de las memorias RAM en el domino óptico, surge la necesidad de implementar dispositivos capaces de almacenar información durante un periodo de tiempo indeterminado. Una de las soluciones más atractivas para la implementación de estos sistemas de almacenamiento es el flip-flop óptico. Este dispositivo puede trabajar en dos estados de funcionamiento entre los que se conmuta empleando señales ópticas de control pulsadas. Entre todas las tecnologías utilizadas en el procesado óptico de la señal destaca el interferómetro Mach-Zehnder basado en el amplificador óptico de semiconductor (SOA-MZI) por su versatilidad y posibilidad de integración. En esta tesis se propone una arquitectura para implementar un flip-flop óptico basada en un SOA-MZI con un bucle de realimentación. Este dispositivo presenta un comportamiento biestable bajo determinadas condiciones. Sus principales ventajas son una menor complejidad (menor consumo de potencia), velocidad de conmutación y capacidad de integración. Asimismo, se ha desarrollado un modelo teórico para el SOA-MZI con realimentación a partir de las ecuaciones básicas que gobiernan el comportamiento del SOA. Este modelo ha permitido estudiar las características estáticas y dinámicas del sistema. Finalmente, se han propuesto dos nuevas aplicaciones para la arquitectura del SOA-MZI con realimentación. La primera de ellas consiste en un conmutador espacial 1x2 controlado ópticamente. Es la primera vez que se presenta una configuración que implemente esta funcionalidad en un único bloque. En segundo lugar se propone utilizar el flip-flop junto con una puerta / Clavero Galindo, R. (2007). Flip-flops ópticos basados en interferómetros Mach-Zehnder activos con realimentación [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/1958

Existen numerosos trabajos que estudian o tratan la realización software de los protocolos de comunicaciones para el acceso a la Internet-TCP/IP. Sin embargo, no conocemos ninguno que modele de forma general y precisa la ejecución de este software.La presente tesis aporta una caracterización detallada de la ejecución de la realización software de los mencionados protocolos sobre un computador personal y bajo un sistema operativo UNIX. Esta caracterización muestra cómo varía el rendimiento del sistema en función de la velocidad de operación de la CPU, las características del subsistema de memoria, el tamaño de los paquetes y otras variables de importancia para la remisión, autenticación y cifrado de paquetes IP.En otros trabajos se proponen adecuaciones o extensiones a la realización software de los mencionados protocolos que permiten que un software router provea de comunicaciones con diversos niveles asegurados de calidad mediante el uso de mecanismos de planificación para la unidad central de procesamiento. Sin embargo, en dichos trabajos no se contempla la planificación del uso del bus de entrada/salida. Los resultados derivados de nuestro modelo demuestran que, para sistemas que usan CPUs con frecuencias de reloj superiores a 1 GHz, la planificación conjunta de la CPU y el bus de entrada salida es indispensable para la provisión de comunicaciones con diversos niveles asegurados de calidad. Dichas frecuencias de reloj son comunes en los sistemas comerciales actuales, por lo que consideramos que es un problema de gran interés. En la tesis proponemos un mecanismo que consigue garantías de utilización del bus de entrada/salida mediante la modificación de los drivers de los interfaces de red. / Three are the main contributions of this work. In no particular order:" A detailed performance study of the software implementation of the TCP/IP protocols suite, when executed as part of the kernel of a BSD operating system over generic PC hardware." A validated queuing network model of the studied system, solved by computer simulation." An I/O bus utilization guard mechanism for improving the performance of software routers supporting QoS mechanisms and built upon PC hardware and software.This document presents our experiences building a performance model of a PC-based software router. The resulting model is an open multiclass priority network of queues that we solved by simulation. While the model is not particularly novel from the system modeling point of view, in our opinion, it is an interesting result to show that such a model can estimate, with high accuracy, not just average performance-numbers but the complete probability distribution function of packet latency, allowing performance analysis at several levels of detail. The validity and accuracy of the multiclass model has been established by contrasting its packet latency predictions in both, time and probability spaces. Moreover, we introduced into the validation analysis the predictions of a router's single queue model. We did this for quantitatively assessing the advantages of the more complex multiclass model with respect to the simpler and widely used but not so accurate, as here shown, single queue model, under the considered scenario that the router's CPU is the system bottleneck and not the communications links. The single queue model was also solved by simulation.Besides, this document addresses the problem of resource sharing in PC-based software routers supporting QoS mechanisms. Others have put forward solutions that are focused on suitably distributing the workload of the CPU-see this chapter's section on "related work". However, the increase in CPU speed in relation to that of the I/O bus-as here shown-means attention must be paid to the effect the limitations imposed by this bus on the system's overall performance. We propose a mechanism that jointly controls both I/O bus and CPU operation. This mechanism involves changes to the operating system kernel code and assumes the existence of certain network interface card's functions, although it does not require changes to the PC hardware. A performance study is shown that provides insight into the problem and helps to evaluate both the effectiveness of our approach, and several software router design trade-offs.

La denominada sociedad de la información en la que nos encontramos actualmente ha sido posible gracias a la revolución tecnológica derivada del desarrollo espectacular de la microelectrónica desde hace poco más de medio siglo. Desde la aparición del transistor como componente básico la evolución tecnológica ha seguido una trayectoria de miniaturización considerable. El número de componentes que pueden ser insertados en un chip se ha doblado cada 18 meses según las predicciones que en los años setenta realizó G. Moore. En la actualidad se ha llegado a una frontera tecnológica de escala nanométrica donde se han originado graves problemas, derivados de la alta integración, que han frenado este ritmo de evolución. Con vistas a la superación de los problemas surgidos en la microelectrónica se ha venido proponiendo el empleo de los fotones, más rápidos y con menos disipación de energía, para continuar el desarrollo tecnológico. Avances en esta dirección favorecerían el desarrollo de las redes ópticas dentro del campo de las telecomunicaciones al dotarlas de funcionalidades que permitan eliminar los "cuellos de botella" generados en los conversores optoelectrónicos. Además hay otros campos de investigación que se verían beneficiados como por ejemplo la computación o los sensores fotónicos. Surge un complejo y vasto campo conocido como la Nanofotónica. En esta tesis se estudian los cristales fotónicos planares como una de las tecnologías incluidas dentro del campo de la Nanofotónica. Concretamente se estudia la implementación de un acoplador direccional en cristales fotónicos. Esta estructura es básica en todo tipo de aplicaciones ya que permite la implementación de funcionalidades básicas tan importantes como son los divisores de potencia, multiplexores y demultiplexores, interferómetros Mach-Zehnder o incluso conmutadores. A lo largo de toda la tesis se abordan temas que van desde el modelado de las estructuras de cristal fotónico y el diseño teórico del acoplador direcci / Cuesta Soto, F. (2007). El acoplador direccional en cristales fotónicos planares [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/2004

Para beneficiarse de una reducción en la latencia así como disminuir tanto el consumo como el coste, el número óptimo de puertos de un conmutador ha ido aumentando a lo largo del tiempo. Sin embargo, las arquitecturas tradicionales se han quedado atrás bien por bajo rendimiento o bien por problemas de escalabilidad con el número de puertos. En esta Tesis se propone una nueva arquitectura de conmutador válida para conmutadores de elevado grado llamada Partitioned Crossbar Input Queued (PCIQ). Esta arquitectura resuelve el problema de los excesivos requerimientos de memoria en el diseño de arquitecturas de elevado grado. Además PCIQ define una nueva familia de arquitecturas de conmutador. PCIQ se basa en un particionado inteligente del crossbar, dividiéndolo en sub-crossbars, requiriendo menos recursos de memoria que las otras propuestas para conmutadores de elevado grado y que consigue una mayor eficiencia debido en parte a un incremento en la eficiencia de los árbitros empleados en el diseño. En este sentido, PCIQ emplea dos árbitros con prioridad rotativa (uno para cada sub-crossbar) que presentan un coste lineal y una respuesta en el tiempo logarítmica conforme aumenta el número de puertos del conmutador. Además PCIQ tiene un coste (medido en términos de requerimientos de memoria, complejidad del crossbar y complejidad en el arbitraje) similar o incluso menor que organizaciones básicas como CIOQ. No obstante PCIQ es capaz de conseguir máxima eficiencia para distribuciones de tráfico uniforme. El bloqueo por paquete al principio de cola (o HOL en inglés) reduce dramáticamente el rendimiento del conmutador. Las soluciones tradicionales para eliminar el bloqueo por HOL no son escalables con el número de puertos o requieren arquitecturas complejas. En esta Tesis se propone una técnica de control de la congestión que elimina el bloqueo por HOL llamada RECN-IQ. RECN-IQ está diseñada para conmutadores con memorias sólo a la entrada y es una técnica altamente eficiente / Mora Porta, G. (2009). High-performance architectures for high-radix switches [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/4335