L'objectif de la thèse est de concevoir des compensateurs discrets qui permettent de compenser les non-linéarités introduites par les différents éléments dans la boucle de commande numérique, tout en maintenant des performances dynamiques élevées, des temps de développement rapide, et une structure reconfigurable. Ces compensateurs discrets doivent également avoir des temps de réponse rapide, avoir une déviation de la tension minimale et avoir, pour un étage de puissance donné, un temps de récupération rapide de la tension. Ces performances peuvent être atteintes par des compensateurs discrets conçus sur la base de techniques de contrôle linéaires et non linéaires. Pour obtenir une réponse rapide et stable, la thèse propose deux solutions : La première consiste à utiliser des techniques de contrôle linéaires et de concevoir le compensateur discret tout en gardant la bande passante la plus élevée possible. Il est communément admis que plus la bande passante est élevée, plus la réponse transitoire est rapide. L‘obtention d’une bande passante élevée, en utilisant des techniques de contrôle linéaires, est parfois difficile. Toutes ces situations sont mises en évidence dans la thèse. La seconde consiste à combiner les techniques de contrôle linéaires avec les techniques de contrôles non linéaires tels que la logique floue ou les réseaux de neurones. Les résultats de simulations ont permis de vérifier que la combinaison des contrôleurs non-linéaires avec les linéaires ont un meilleur rendement dynamique que les contrôleurs linéaires lorsque le point de fonctionnement varie. Avec l'aide des deux méthodes décrites ci-dessus, la thèse étudie également la technique de l’annulation des pôles-zéros (PZC) qui annule la fonction de transfert du convertisseur. Quelques modifications des techniques classiques de contrôle sont également proposées à partir de contrôleurs numériques afin d’améliorer les performances dynamiques. La thèse met également en évidence les non-linéarités qui dégradent les performances, propose les solutions permettant d'obtenir les meilleures performances, et lève les mystères du contrôle numérique. Une interface graphique est également introduite et illustrée dans le cas de la conception d'un convertisseur abaisseur de tension synchrone. En résumé, cette thèse décrit principalement l'analyse, la conception, la simulation, l’optimisation la mise en œuvre et la rentabilité des contrôleurs numériques. Une attention particulière est portée à l'analyse et l'optimisation des performances dynamique à haute fréquence et pour de faibles puissances des convertisseurs DC-DC abaisseur de tension. Ces convertisseurs fonctionnent en mode de conduction continue (CCM) à une fréquence de commutation de 1 MHz et s’appuie sur des techniques de contrôle linéaires et non linéaires de façon séquentielle. / The objective of the thesis is to design the discrete compensators which counteract the nonlinearities introduced by various elements in the digital control loop while delivering high dynamic performance, fast time-to-market and scalability. Excellent line and fast load transient response, which is a measure of the system response speed, with minimal achievable voltage deviation and a fast voltage recovery time for a given power stage can be achieved through the discrete compensators designed on the basis of linear and nonlinear control techniques. To achieve a stable and fast response, the thesis proposes two ways. One way is to use linear control techniques to design the discrete compensator while keeping the bandwidth higher. It is well-known fact that the higher the bandwidth, the faster is the transient response. Achieving higher bandwidth through linear control techniques sometimes becomes tricky. All those situations are highlighted in the thesis. The other way is to hybridize the linear control techniques with the nonlinear control techniques such as fuzzy logic or neural network based control techniques. Simulation results verify that hybridization of nonlinear controllers with the linear ones have better dynamic performance over linear controllers under the change of operating points. Along with using the two methodologies described above, the thesis also investigates the pole-zero cancellation (PZC) technique in which the poles and zeros of the compensator are placed in such a way that they cancel the effect of the poles or zeros of the buck converter to boost the phase margin at the required bandwidth. Some modifications are also suggested to the classical control techniques based digital controllers to improve the dynamic performance. The thesis highlights the nonlinearities which degrade the performance, a cost-effective solution that achieves good performance and the mysteries of digital control system. A graphical user interface is introduced and demonstrated for use with the design of a synchronous-buck converter. In summary, this thesis mainly describes the analysis, design, simulation, optimization, implementation and cost effectiveness of digital controllers with particular focus on the analysis and the optimization of the dynamic performance for high-frequency low-power DC-DC buck converter working in continuous conduction mode (CCM) operating at a switching frequency of 1 MHz using linear and nonlinear control techniques in a very sequential and comprehensive way.

Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité.

Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité. / Owing to the development of modern semiconductor technology, it is possible to implement a digital controller for low-power high switching frequency DC-DC power converter in FPGA and ASIC. This thesis is intended to propose digital controllers with high performance, low power consumption and simple implementation architecture. Besides existing digital control-laws, such as PID, RST, tri-mode and sliding-mode (SM), a novel digital control-law, direct control with dual-state-variable prediction (DDP control), for the buck converter is proposed based on the principle of predictive control. Compared to traditional current-mode predictive control, the predictions of the inductor current and the output voltage are performed at the same time by adding a control variable to the DPWM signal. DDP control exhibits very high dynamic transient performances under both load variations and reference changes. Experimental results in FPGA verify the performances at switching frequency up to 4MHz. For the boost converter exhibiting more serious nonlinearity, linear PID and nonlinear SM controllers are designed and implemented in FPGA to verify the performances. A digital control requires a DPWM. Sigma-Delta DPWM is therefore a good candidate regarding the implementation complexity and performances. An idle-tone free condition for Sigma-Delta DPWM is considered to reduce the inherent tone-noise under DC-excitation compared to the classic approach. A guideline for Sigma-Delta DPWM helps to satisfy proposed condition. In addition, an 1-1 MASH Sigma-Delta DPWM with a feasible dither generation module is proposed to further restrain the idle-tone effect without deteriorating the closed-loop stability as well as to preserve a reasonable cost in hardware resources. The FPGA-based experimental results verify the performances of proposed DPWM in steady-state and transient-state. Two ASICs in 0.35µm CMOS process are implemented including the tri-mode controller for buck converter and the PID and SM controllers for the buck and boost converters respectively. The lab-scale tests are designed to lead to a power assessment model suggesting feasible applications. For the tri-mode controller, the measured power consumption is only 24.56mW/MHz when the time ratio of stand-by operation mode is 0.7. As specific power optimization strategies in RTL and system-level are applied to the latter chip, the measured power consumptions of the SM controllers for buck converter and boost converter are 4.46mW/MHz and 4.79mW/MHz respectively. The power consumption is foreseen as less than 1mW/MHz when the process scales down to nanometer technologies based on the power-scaling model. Compared to the state-of-the-art analog counterpart, the prototype ICs are proven to achieve comparable or even higher power efficiency for low-to-medium power applications with the benefit of better accuracy and better flexibility.