A confiabilidade de sistemas de processamento digital de sinais é, entre tantos fatores, diretamente proporcional à confiabilidade dos conversores analógico-digitais neles presentes para serem usados como interface com o mundo real. Este trabalho propõe um método novo de teste de conversores analógico-digitais baseado em ruído. O método proposto possibilita a detecção de falhas nos conversores em teste. Além disto, a técnica proposta é capaz de estimar simultaneamente características estáticas e dinâmicas tornando-se, portanto, inovador em relação aos demais métodos presentes na literatura. A proposta, a simulação e a implementação do método são apresentadas ao longo desta dissertação. A comparação dos resultados obtidos com um método padrão de teste de ADCs, o método do histograma, comprovam a eficácia do método.

A confiabilidade de sistemas de processamento digital de sinais é, entre tantos fatores, diretamente proporcional à confiabilidade dos conversores analógico-digitais neles presentes para serem usados como interface com o mundo real. Este trabalho propõe um método novo de teste de conversores analógico-digitais baseado em ruído. O método proposto possibilita a detecção de falhas nos conversores em teste. Além disto, a técnica proposta é capaz de estimar simultaneamente características estáticas e dinâmicas tornando-se, portanto, inovador em relação aos demais métodos presentes na literatura. A proposta, a simulação e a implementação do método são apresentadas ao longo desta dissertação. A comparação dos resultados obtidos com um método padrão de teste de ADCs, o método do histograma, comprovam a eficácia do método.

A confiabilidade de sistemas de processamento digital de sinais é, entre tantos fatores, diretamente proporcional à confiabilidade dos conversores analógico-digitais neles presentes para serem usados como interface com o mundo real. Este trabalho propõe um método novo de teste de conversores analógico-digitais baseado em ruído. O método proposto possibilita a detecção de falhas nos conversores em teste. Além disto, a técnica proposta é capaz de estimar simultaneamente características estáticas e dinâmicas tornando-se, portanto, inovador em relação aos demais métodos presentes na literatura. A proposta, a simulação e a implementação do método são apresentadas ao longo desta dissertação. A comparação dos resultados obtidos com um método padrão de teste de ADCs, o método do histograma, comprovam a eficácia do método.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

With the current demand for mixed-signal SoCs, an increasing number of designers are looking for ADC architectures that can be easily implemented over digital substrates. Since ADC performance is strongly dependent upon physical and electrical features, it gets more difficult for them to benefit from more recent technologies, where these features are more variable. This way, analog signal acquisition is not allowed to follow an evolutionary trend compatible with Moore’s Law. In fact, such trend shall get worst, since newer technologies are expected to have more variable characteristics. Also, for a matter of economy of scale, many times a mixed-signal SoC presents a good amount of idle processing power. In such systems it is advantageous to employ more costly digital signal processing provided that it allows a reduction in the analog area demanded or the use of less expensive analog blocks, able to cope with process variations and uncertainty. Besides the technological concerns, other factors that impact the cost of the design also advise to transfer problems from the analog to the digital domain whenever possible: design automation and self-test requirements, for instance. Recent surveys indicate that the total cost in designer hours for the analog blocks of a mixed-signal system can be up to three times the cost of the digital ones. This manuscript explores the concept of bottom-up analog acquisition design, using statistical sampling as a way to reduce the analog area demanded in the design of ADCs within mixed-signal systems. More particularly, it investigates the possibility of using digital modeling and digital compensation of non-idealities to ease the design of ADCs. The work is developed around three axes: the definition of target applications, the development of digital compensation algorithms and the exploration of architectural possibilities. New methods and architectures are defined and validated. The main notions behind the proposal are analyzed and it is shown that the approach is feasible, opening new paths of future research. Keywords:

Conversores analógico-digitais (ADCs) têm papel fundamental na implementação dos sistemas-em-chip, do inglês System-on-Chip (SoC), atuais. Em razão dos requisitos destes sistemas e dos compromissos entre as características fundamentais dos ADCs, como largura de banda, consumo de energia e exatidão, diversas topologias e estratégias para sua implementação em circuitos integrados (CIs) têm sido desenvolvidas através dos tempos. Dentre estas topologias, os conversores sigma-delta (SDC) têm se destacado pela versatilidade, aliada ao baixo consumo e excelente exatidão. Inicialmente desenvolvidos e empregados para a conversão de sinais de baixa frequência e com operação em tempo discreto (DT), esta classe de conversores têm evoluído e nos últimos anos está sendo desenvolvida para operar em tempo contínuo e ser empregada na conversão de sinais com frequências de centenas de kHz a dezenas de MHz. Neste trabalho, os moduladores sigma-delta em tempo contínuo (SDMs-CT) são estudados, visando sua aplicação à conversão analógico-digital (AD). Os SDMs-CT oferecem vantagens significativas sobre seus homólogos em tempo discreto, como menor consumo de energia, maior largura de banda do sinal de entrada e filtro anti-alias, do inglês anti-alias filter (AAF), implícito. Entretanto, os SDMs-CT apresentam limitações adicionais, responsáveis pela degradação de seu desempenho, como os efeitos do jitter do sinal de relógio, o atraso excessivo do laço de realimentação, do inglês Excess Loop Delay (ELD), e as limitações impostas aos integradores analógicos. Após o estudo e análise de SDMs-CT e de suas limitações, foi desenvolvido um modelo comportamental no ambiente Matlab/Simulink R , que permite a simulação do impacto destas limitações no modulador, possibilitando a obtenção de uma estimativa mais aproximada do seu desempenho. Com base nestas simulações foi possível a determinação das especificações mínimas de cada bloco analógico que compõe o modulador (como o slew rate, a frequência de ganho unitário (fu) e o ganho DC dos amplificadores operacionais utilizados nos integradores) e os valores toleráveis de ELD e jitter do sinal de relógio. Adicionalmente, neste trabalho foi desenvolvida uma metodologia para simulação de SDMs-CT compostos por DACs a capacitor chaveado e resistor, do inglês Switched-Capacitor-Resistor (SCR). Com base neste modelo e no estudo das diferentes topologias de SDMs, um circuito foi desenvolvido para aplicação em receptores de RF, sendo do tipo passa-baixas de laço único, do inglês single-loop, single-bit, de terceira ordem, voltado ao baixo consumo de energia. Este circuito foi desenvolvido em tecnologia CMOS IBM de 130 nanômetros, tendo sido enviado para fabricação. Através das simulações pós-leiaute realizadas espera-se que seu desempenho fique próximo ao que tem sido publicado recentemente sobre SDMs-CT passa-baixas de laço único e single-bit. / Analog-to-Digital Converters (ADCs) play a fundamental role in the implementation of current systems-on-chip (SoC). Due to the requirements of these systems and the tradeoffs between the main ADCs characteristics, such as signal bandwidth, power consumption and accuracy, many topologies and strategies for their implementation in integrated circuits (ICs) have been developed through the ages. Among these topologies, the sigmadelta converters (SDC) have highlighted the versatility combined with low power consumption and excellent accuracy. Initially developed and used for the conversion of low frequency signals and operation in the discrete time (DT) domain, this class of converters have been evolved and developed over the past to operate in continuous time domain for the conversion of signals with frequencies of hundreds of kHz up to tens of MHz. In this work, continuous time sigma-delta modulators (CT-SDMs) are studied focusing its application to the analog-to-digital (AD) conversion. CT-SDMs offer significant advantages over their discrete-time counterparts, such as lower power consumption, higher input signal bandwidth and implicit anti-alias filter (AAF). However, CT-SDMs present additional limitations that are responsible for their performance degradation, such as the clock jitter, Excess Loop Delay (ELD) and the limitations imposed on the analog integrators. After the study and analysis of CT-SDMs and their performance limitations, a behavioral model approach was developed in the Matlab/Simulink R environment, which allows the simulation of the limitations impact on the modulator, allowing the obteinment of a more accurate estimate of its performance. Based on these simulations it was possible to determine the minimum specifications for each block that composes the analog modulator (such as slew rate, the unity gain frequency (fu) and the DC gain of the operational amplifiers used in integrators) and tolerable values of ELD and clock jitter. Additionally, it was developed in this work a methodology for simulate CT-SDMs with Switched-Capacitor- Resistor (SCR) DACs that provide exponential waveforms. Based on this model and the study of different SDMs topologies, it was developed a low-pass, single-loop, single-bit, third order circuit focused on low-power intended for application in RF receivers. This circuit was developed in an IBM 130 nanometers CMOS technology, and was send to manufacturing. Based on the post-layout simulations it is expected to have performance close to what has been recently published of low-pass, single-loop, single-bit CT-SDMs.

Conversores A/D do tipo aproximações sucessivas (SAR) baseados em redistribuição de carga são frequentemente utilizados em aplicações envolvendo a aquisição de sinais, principalmente as que exigem um baixo consumo de área e energia e boa velocidade de conversão. Esta topologia está presente em diversos dispositivos programáveis comerciais, como também em circuitos integrados de propósito geral. Tais dispositivos, quando expostos a ambientes suscetíveis a radiação, como é o caso de aplicações espaciais, estão sujeitos à colisão com partículas capazes de ionizar o silício. Estes podem causar falhas temporárias, como um efeito transiente, uma inversão de bit em um elemento de memória, ou até mesmo danos permanentes no circuito. Este trabalho visa descrever o comportamento do conversor SAR baseado em redistribuição de carga após a ocorrência de efeitos transientes causados por radiação, por meio de simulação SPICE. Tais efeitos podem causar falhas nos componentes da topologia: chaves, lógica de controle e comparador. Estes são propagados por todo o estágio de conversão, devido à sua característica sequencial de conversão. Por fim, uma discussão sobre as possíveis técnicas de mitigação de falhas para esta topologia é apresentada. / Successive Approximation Register (SAR) Analog to Digital Converters (ADCs) based on charge redistribution are frequently used in data acquisition systems, especially those requiring low power and low area, and good conversion speed. This topology is present on several mixed-signal programmable devices. These devices, when exposed to harsh environments, such as radiation, which is the case for space applications, are prone to Single Event Effects (SEEs). These effects may cause temporary failures, such as transient effects or memory upsets or even permanent failures on the circuit. This work presents the behavior of this type of converter after the occurrence of a transient fault on the circuit, by means of SPICE simulations. These transient faults may cause an inversion on the conversion due to a transient on the control logic of the switches, or a charge or discharge of the capacitors when a transient occur on the switches, as well as a failure on the comparator, which may propagate to the remainder stages of conversion, due to the sequential nature of the converter. A discussion about the possible fault mitigation techniques is also presented.

With the current demand for mixed-signal SoCs, an increasing number of designers are looking for ADC architectures that can be easily implemented over digital substrates. Since ADC performance is strongly dependent upon physical and electrical features, it gets more difficult for them to benefit from more recent technologies, where these features are more variable. This way, analog signal acquisition is not allowed to follow an evolutionary trend compatible with Moore’s Law. In fact, such trend shall get worst, since newer technologies are expected to have more variable characteristics. Also, for a matter of economy of scale, many times a mixed-signal SoC presents a good amount of idle processing power. In such systems it is advantageous to employ more costly digital signal processing provided that it allows a reduction in the analog area demanded or the use of less expensive analog blocks, able to cope with process variations and uncertainty. Besides the technological concerns, other factors that impact the cost of the design also advise to transfer problems from the analog to the digital domain whenever possible: design automation and self-test requirements, for instance. Recent surveys indicate that the total cost in designer hours for the analog blocks of a mixed-signal system can be up to three times the cost of the digital ones. This manuscript explores the concept of bottom-up analog acquisition design, using statistical sampling as a way to reduce the analog area demanded in the design of ADCs within mixed-signal systems. More particularly, it investigates the possibility of using digital modeling and digital compensation of non-idealities to ease the design of ADCs. The work is developed around three axes: the definition of target applications, the development of digital compensation algorithms and the exploration of architectural possibilities. New methods and architectures are defined and validated. The main notions behind the proposal are analyzed and it is shown that the approach is feasible, opening new paths of future research. Keywords: