Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T07:16:47Z (GMT). No. of bitstreams: 1 Lima_JoseErickdeSouza_M.pdf: 6787187 bytes, checksum: 105b3b5aec8638e48cd17d79b4962b1d (MD5) Previous issue date: 2010 / Resumo: Este trabalho descreve um sistema constituído de diversos instrumentos, que se encontram interligados e gerenciados por um aplicativo de software, implementando um ambiente compacto para a caracterização de conversores analógico-digitais, de acordo com os procedimentos descritos nas normas IEEE 1057-1994 e IEEE 1241-2000. O sistema desenvolvido possui limitações quanto aos tipos de conversores analógico-digitais que podem ser testados, devidas às restrições impostas pelos equipamentos disponíveis neste momento. Sua estrutura, no entanto, foi concebida para permitir a expansão destes limites com a troca dos instrumentos limitantes à medida que estes forem adquiridos. A avaliação da sua funcionalidade foi realizada testando dois conversores analógico-digitais que têm características distintas. Enquanto um dos dispositivos testados tem resolução nominal de 10 bits e taxa de conversão de 80 MSPS, o outro tem resolução de 8 bits e taxa de conversão nominal de 8kSPS. A motivação para o desenvolvimento deste sistema está no projeto de conversores analógico-digitais integrados que se encontra em andamento no LPM-FEEC-Unicamp. A disponibilidade de um ambiente de teste com as propriedades do sistema desenvolvido é um requisito importante para o sucesso do projeto, pois viabiliza a verificação imediata dos circuitos construídos, reduzindo o tempo de convergência às metas do projeto / Abstract: This paper describes a system composed of various instruments, which are interconnected and managed by a software application, implementing a compact environment for characterization of analog-digital converters, according to the procedures described in IEEE 1057-1994 and IEEE 1241 -2000. The developed system has limitations on the kinds of analog-digital converters that can be tested due to restrictions imposed by the equipment available at the moment. Its structure, however, was designed to allow the expansion of these limits with the exchange of the limiting instruments as they are acquired. The evaluation of its functionality was performed by testing two analog-digital converters that have distinct characteristics. While one of the tested devices has nominal resolution of 10 bits and conversion rate of 80 MSPS, the other has 8-bit resolution and conversion rate four orders of magnitude below. The motivation for developing this system is the design of integrated analog-digital converters that is being carried on at the LPM-FEEC-Unicamp. The availability of a test environment with the properties of the developed system is an important requisite for the success of the project because it enables the immediate verification of the constructed circuits, thus reducing the convergence time to the project goals / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Elnatan Chagas Ferreira / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-26T07:52:19Z (GMT). No. of bitstreams: 1 Martins_EvandroMazina_D.pdf: 12663095 bytes, checksum: 438eee1189b507756777d28043ff55be (MD5) Previous issue date: 1999 / Resumo: Na arquitetura duplo "folding" com interpolação, os bits mais significativos são determinados pela quantização do sinal de entrada usando um circuito "folding" e os bits menos significativos são obtidos pela técnica de interpolação. A maioria das soluções empregadas para implementar uma técnica de interpolação utiliza a interpolação resistiva ou uma técnica de interpolação por divisão de corrente (com transistores NMOS). Estas técnicas de interpolação têm alguns aspectos indesejáveis. Alternativamente, este trabalho propõe fazer a interpolação no circuito de "folding encoder" e nos "latches" mestre do conversor A/D. Os resultados mostraram que a nova técnica de interpolação pennite construir conversores A/D de 8 bits, porém é necessário cuidados especiais na detenninação das áreas dos transistores que fazem a interpolação dupla. Nos conversores A/D tipo duplo "folding", um conjunto de alguns "latches" mestre-escravo transforma a informação analógica interpolada em um código circular. Um erro de decisão em um "latch" mestre-escravo pode causar erro no código circular (denominado erro de bolha). Técnicas de correção de erro detectam e corrigem os erros de bolha, melhorando a razão de erro do conversor A/D. Este trabalho também propõe e descreve um novo método para a técnica digital de correção de erro que detecta e corrige erros de bolha durante a detecção da transição de zero para um do código circular. Além disso, este trabalho propõe uma nova topologia para o conversor A/D que permite diminuir a complexidade do circuito e o consumo de potência, com a conseqüente redução da área do "chip" / Abstract: In a double folding architecture with interpolation, the most significant bits are determined by the quantization of input signal using a folding circuit and the least significant bits are obtained by interpolation technique. Most of the solutions employed to implement an interpolation technique use a resistive interpolation or a current division interpolation technique (with NMOS transistor). These interpolation techniques have some undesirable features. Alternatively, this work proposes to make the interpolation in the folding encoder circuit and in the master latches of the A/D converter. The results showed that the new interpolation technique allows to build A/D converters of 8 bits, even so it is necessary special care in the determination of the areas of the transistors that make the double interpolation. In double folding A/D converters, a set of some master-slave latches transforms the interpolated analog information into circular code. A decision error in a master-slave latch may cause error in the circular code (the so-called bubble error). Error correction techniques detect and correct bubble errors improving the error rate of the A/D converter. This work also proposes and describes a new method for digital error correction technique that detects and corrects bubble errors during the transition detection from zero to one for circular code. Furthermore, this work proposes a new topology for the A/D converter that allows the decrease of circuit complexity and of the potency consumption, with the consequent reduction of the area of the " chip" / Doutorado / Doutor em Engenharia Elétrica

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores. / This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores. / This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.