Dans l’industrie semiconducteur, une décharge électrostatique peut se produire tout au long de la vie d’une puce électronique, et constitue un vrai problème pour la fiabilité du circuit intégré et une cause majeure de défaillance. Un nouveau modèle, modèle du composant chargé (CDM, Charged Device Model) a été récemment développé pour simuler un composant chargé qui se décharge au travers d'une de ses broches vers la masse. La forme d’onde d’une telle décharge se présente comme une impulsion de courant de grande amplitude (15A pour un CDM de 1KV sur une capacité de charge de 10pF) d’une durée de seulement quelques nanosecondes. En effet, il est de plus en plus courant de constater des signatures de défaillance ESD au coeur des circuits intégrés, généralement des claquages d’oxyde qui sont typiquement induites par les décharges CDM. Une protection ESD ayant une dynamique de déclenchement inappropriée ou la circulation d'un fort courant de décharge (dans le substrat ou sur les pistes métalliques) peut induire localement des variations de potentiel suffisantes pour endommager les oxydes (3-5nm d’épaisseur pour la technologie CMOS 45nm). Face aux défis de la décharge CDM, dans cette thèse, nous nous sommes intéressée d’abord à la détection et la compréhension des défauts latents induits par les stress CDM dans les circuits intégrés, en utilisant une technique de haute sensibilité, « la mesure de bruit en basse fréquence ». Un convertisseur DC-DC a été stressé par le test CDM, après chaque étape de traitement (stockage, recuit, et vieillissement), et l’évolution des défauts latents générés a été étudiée. Ensuite, nous avons proposé une méthodologie de modélisation du circuit intégré complet afin de simuler la stratégie de protection vis-à-vis des stress CDM en limitant les problèmes de convergence de simulation. Son originalité réside dans la modélisation de la résistance du substrat en très forte injection adaptée à la décharge CDM à l’aide de la mesure VF-TLP (Very Fast Transmission Line Pulsing) et de la simulation physique 2D et 3D. La méthodologie a été validée sur une technologie CMOS avancée 45nm et une technologie BiCMOS 0,25mm). A la fin, la méthodologie de simulation CDM a été validée sur un produit commercial. / In the semiconductor industry, electrostatic discharge (ESD) can occur throughout over the whole life of a chip. This is a real problem for the reliability of the integrated circuit (IC) and a major failure cause. A new ESD model, Charged Device Model (CDM) was recently developed to simulate a charged device which discharges through one of its pin to ground. The waveform of such a discharge is a current pulse of high amplitude (15A for a 1KV CDM stress on a precharged capacitor of 10pF) over a few nanoseconds duration. Indeed, it is increasingly common to encounter ESD failure signatures into the IC core, usually gate oxide breakdowns that are typically induced by CDM stress. ESD protections with inappropriate triggering speed or strong discharge currents (into the substrate or the metal tracks) can locally lead to potential drop sufficient to damage the oxide (3-5nm thickness in 45nm CMOS technology).Given the challenges of the CDM discharges, this thesis was firstly focused on the detection and understanding of latent defects caused by CDM stress in integrated circuits, using a high- ensitivity technique, namely low frequency noise measurement (LFN). A DCDC converter has been stressed by the CDM test. After each step of processing (storage, burn-in, and aging), the evolution of latent defects generated was investigated. Secondly, a methodology for modeling the complete integrated circuit has been proposed to simulate the CDM protection strategy by limiting the simulation convergence problems. Its main originality consists in the modeling of the substrate resistance under very high injection adapted to the CDM discharge using both VF-TLP (Very Fast Transmission Line Pulsing) measurement and 2D/3D physical simulation. The model was successfully validated on 45nm CMOS and 0.25 µm BiCMOS technologies. Finally, the CDM simulation methodology was validated on a commercial product.

L'oxyde de grille des composants peut subir un claquage suite au passage d'un ion lourd unique au travers d'un événement appelé « Single Event Gate Rupture » (SEGR). Dans certains cas, aucune dégradation apparente n'est observée après irradiation bien qu'une interaction ait eue lieu au sein de la couche d'oxyde. Nous parlons alors de la création de défauts latents au sein de la couche isolante. L'objet de cette thèse consiste à évaluer l'impact de ce type de défaut sur la dé-fiabilisation des systèmes de conversion d'énergie embarqués à bord des satellites. En Europe, les principaux maîtres d'œuvre dans la fabrication des satellites se trouvent aujourd'hui face au problème que pose la prise en compte de ces défauts latents. En effet, pour garantir la fiabilité du système de conversion d'énergie, les transistors MOS de puissance doivent suivre une procédure de qualification radiation basée sur la méthode de test militaire américaine MIL-STD-750E/1080. Cette méthode est identique en tout point au standard européen mais recommande en plus, d'effectuer un stress électrique post radiation (Post Gate Stress Test, PGST) afin de révéler la présence d'éventuels défauts latents créés pendant l'irradiation. L'objet de ce travail est d'amener des résultats scientifiques permettant de statuer sur la pertinence du PGST. / At present, space actors are highly concerned with heavy ion-induced power MOSFETs hard failures and in particular by oxide rupture after heavy ion irradiations. In order to guarantee the reliability of space systems, contractors have to follow qualification procedures. The US military standard for heavy ion testing, MIL-STD-750E method 1080, recommends performing a post irradiation test (Post Gate Stress Test PGST) in order to reveal latent defects sites that might have been created during irradiation. Unfortunately, this type of test can only be considered as a pass or fail test. With a too much restrictive approach, rare are the devices to be qualified. Even if the US test method is accurate on most of the points, the main issue is related to the Post-irradiation Gate Stress. What is lacking is that this part of the US Test Standard has neither been dedicated to real space missions nor adapted to space environment. The PGST has even no physical basis justifying performing it for space applications. Working from fundamental to applicative, we aim at drawing test standards dedicated to the engineer in charge of space applications. The qualification of power MOSFETs for space applications is one of the major challenges for European space actors. The goal of this thesis is first to focus on latent defects formation criteria and then, to show under which conditions the post irradiation gate stress test might be relevant or not.

L'objectif de cette thèse s'oriente principalement sur l'étude du de puisclaquage post-radiatif des MOSFET sances irradiés aux ions lourds. Nous avons pu constater, pour la première fois, une réduction des paramètres de fiabilité et de durée de vie des MOSFET de puissance irradiés aux ions lourds grâce à un protocole de test combinant les connaissances sur les effets des rayonnements et des tests électriques accélérés. Les MOSFET ont été irradiés principalement en absence de polarisation, dans le but de discriminer tout effet dû aux polarisations. Grâce à des irradiations réalisées à différentes valeurs d'énergie, nous nous sommes intéressés aux effets de l'énergie des particules et des pertes d'énergie associées. Nous avons pu constater que la dégradation de la fiabilité des MOSFET ne peut pas être corrélée uniquement à l'énergie perdue par excitation électronique (LET), ou pour des ions avec la même valeur de LET obtenue pour deux énergies différentes, le pire cas a été observé à l'énergie la plus faible. Cette dégradation est même plus importante que celle obtenue à la valeur maximale de LET (au pic de Bragg). Appuyé par des résultats obtenus grâce à des irradiations aux neutrons, nous avons pu proposer une hypothèse qui est basée sur une corrélation entre l'effet des pertes d'énergie associées aux passages des ions et les mécanismes de claquage des diélectriques. / The goal of this thesis is oriented mainly on the study of Post Irradiation Gate Stress (PiGS) of power MOSFETs irradiated with heavy ions. We have seen, for the first time, a reduction of reliability parameters and lifetime of power MOSFETs irradiated with heavy ions using a test panel combining the knowledge of the effects of radiation and accelerated electrical test. MOSFETs were irradiated mainly with no polarization, in order to discriminate any effect attributed to the polarizations. Using irradiation performed at different energy values, we investigated the effects of the energy and energy lost by ionizing and non ionizing process. We have seen that the reliability degradation of MOSFETs can't be correlated only to the energy lost by electron excitation (LET), or ions with the same LET value obtained for two different energies, the worst case was observed at the lowest energy. This degradation is even greater than that obtained with the maximum value of LET (the Bragg peak). Supported by results obtained by neutrons irradiation, we could propose a hypothesis that is based on a correlation between the effect of energy lost associated with the passage of ions and mechanisms of dielectric breakdown.