A codificação de vídeo digital é um recurso essencial para a produção de vídeo para a Internet, canais de TV e outras mídias. Através da codificação é possível melhorar a utilização de recursos de armazenamento, transmissão e recepção, como por exemplo, banda. Em sistemas embarcados, a limitação de recursos impacta no desempenho dos codificadores, como por exemplo, as câmeras de vídeo de telefones celulares. Este trabalho analisa o uso de técnicas para a diminuição de acesso a memória externa (RAM) especificamente para o codificador x264. Através do uso de ferramentas para software profiling e análise da performance do codificador a partir dos contadores de performance (HPC) disponíveis em muitos processadores modernos, foi possível estabelecer um método de análise de dados para direcionar a implementação do codificador para um melhor desempenho. Os resultados obtidos mostram uma melhora entre 16% e 18% no tempo de codificação em relação a um codificador não otimizado, mantendo-se os mesmos valores de qualidade de vídeo obtidos através de métricas objetivas. / This study attempts to systematize the use of techniques to reduce access to external memory (RAM) for the x264 encoder, as well the use of software profiling tools with focus on the usage of hardware performance counters (HPC), available in many modern processors. The results show up a reduction between 16% and 18% for execution time of the encoder, without noticeable changes on objective video quality metrics. Digital video coding is an essential resource to produce video for Internet, TV, and other media. Through video coding, it is possible to improve storage and bandwidth utilization for transmission and reception of video streams. On embedded devices, hardware resources impact on the encoder performance, for example, in video cameras of cellphones. This study analyzes the external memory access (RAM) at the x264 encoder implementation, aiming to identify ways to improve the encoding process performance. With software profiling tools and encoder performance analysis was possible to establish a data analysis method which results can be used to improve the overall encoder performance. The method implementation results show an improvement of 16% to 18% over a non-optimized encoder while keeping the same video quality measured from objective metrics.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.