Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2016. / Made available in DSpace on 2016-09-20T05:07:38Z (GMT). No. of bitstreams: 1 339455.pdf: 5279369 bytes, checksum: 96ea890614cb0e72b6dc8fa5c7f00442 (MD5) Previous issue date: 2016 / O crescente impacto das interconexões no desempenho dos circuitos aumentou a importância do projeto físico na última década. No contexto das tecnologias contemporâneas, é imprescindível se considerar informações de interconexões nas estimativas de atraso, para que otimizações no projeto físico não invalidem otimizações de desempenho realizadas durante a síntese lógica. Uma das técnicas de otimização utilizadas durante o projeto físico é o posicionamento guiado por atraso (TDP: timing-driven placement). Dado um posicionamento inicial do circuito, TDP move um número limitado de células com o objetivo de reduzir (ou mesmo corrigir, se possível) as violações de atraso crítico do circuito. O TDP pode ser realizado de maneira global ou incremental. Este trabalho propõe e avalia uma técnica de TDP incremental que reposiciona um subconjunto de células a fim de otimizar o atraso referente às interconexões mais críticas do circuito tentando, ao mesmo tempo, preservar a qualidade do posicionamento inicial. A técnica modela explicitamente as interconexões com árvores de Steiner, as quais são capazes de capturar informações sobre a topologia do roteamento final. Aplicada em circuitos industriais previamente otimizados, a técnica proposta proporcionou reduções médias de violações de atraso de 34% a 62%, considerando as restrições de deslocamento short e long, respectivamente.<br> / Abstract : The growing impact of interconnections on circuit performance has increased the importance of physical design in the last decade. In the context of the contemporary technologies, it is essential that circuit delay estimates consider interconnect information to avoid that physical synthesis optimizations invalidate upstream optimizations. Timing-driven placement (TDP) is one of the optimization techniques used during physical synthesis. Given an initial circuit placement, TDP moves a limited number of cells targeting at reducing (or even correcting, if possible) the circuit timing violations. TDP can be performed in a global fashion or incrementally. This work proposes and evaluates an incremental TDP technique that moves a subset of cells to optimize the delay of the most critical interconnections in the circuit, while trying to preserve the initial placement quality. The technique explicitly models the interconnections as Steiner trees, which are able to capture information on the interconnection topologies in the final routing. The proposed technique was applied on previously optimized industrial circuits having produced average reductions of 34% and 62% in timing violations, concerning short and long maximum displacement restrictions, respectively.

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T23:30:32Z (GMT). No. of bitstreams: 1 Sinhorim_GilmarJose_M.pdf: 2684958 bytes, checksum: 5cf939519d9c8f1a2c9205cf370a8499 (MD5) Previous issue date: 1991 / Resumo: Neste trabalho foi desenvolvida uma fonte de tensão programável, controlada por microcomputador, para utilização em sistemas automáticos de aquisição de dados usados na caracterização de circuitos integrados. A fonte desenvolvida tem capacidade para atingir tensões de 100 Volts (salda bipolar), com corrente de salda de até 30 mA. Os fundos de escala são selecionáveis por programação, sendo que, dentro de cada faixa de operação, a resolução da tensão de salda é de 12 bits / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T00:03:15Z (GMT). No. of bitstreams: 1 Taveira_JoseGeraldoMendes_M.pdf: 7070702 bytes, checksum: 384ca2309179da675e18e10d30fe58f6 (MD5) Previous issue date: 1991 / Resumo: É apresentado o projeto de uma matriz deportas CMOS. O capítulo 11 descreve as etapas de projeto, incluindo desde a escolha da topologia das células internas e de interface, o projeto e a simulação elétrica, até a geração do lay-out. O caprtulo III apresenta o projeto dos circuitos de aplicação, incluídos para permitir a validação da matriz. Os circuitos de apl icação são : Oscilador em anel e comparador de códigos. A matriz foi difundida no Primeiro Projeto Multi-Usuário CMOS Brasileiro. O capítulo IV apresenta os resultados dos testes efetuados, comprovando o funcionamento da matriz de acordo com o projeto. No capítulo V é proposto um sistema para geração automática de matrizes de portas capaz de gerar, a partir de um conjunto de especifjcações, matrizes de portas dedicadas / Abstract: A CMOS gate-array design is presented. Chapter II presents the design steps including topological choice for input/output and internal cells, electrical design and simulation, and lay-out generation. Chapter III presents two application circuits which were used to vaIidate the design: A ring oscillator and a code comparator. The prototypes were tested and the results can be seen in chapter IV. A gate-array automatic generation in cahapter V. This system is intended to gate-arrays having as input a complete set of specifications / Mestrado / Mestre em Engenharia Elétrica

Orientador: Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T12:52:05Z (GMT). No. of bitstreams: 1 Oliveira_BernadeteAparecidadeLima_M.pdf: 7535472 bytes, checksum: e73e28ddffdc140006b4037f05f8fbef (MD5) Previous issue date: 1991 / Resumo: Esta dissertação trata a especificação de um sistema de auditoria de testabilidade de projetos de CI's digitais baseados em células. Situa a utilização de um sistema como esse no ciclo de projeto, descreve metodologias de projeto para testabilidade, particularmente os métodos de projeto com "scan", e as regras de testabilidade associadas que esse auditor deve verificar. Descreve características de ferramentas de apoio ao projeto de CIs, com enfoque especial às que são dirigi das à síntese com testabilidade ou à verificação de técnicas de projeto para testabilidade. Aproveitando as facilidades de implementação proporcionadas pelas características dos sistemas especialistas, é especificado um sistema baseado em verificação de regras constantes de uma base de conhecimento. É descrito o protótipo implementado e são comentados resultados de processamento de casos práticos. Considerando os resultados obtidos com o protótipo e as perspectivas do ambiente de projeto de CI's digitais são fornecidas conclusões sobre a validade de sistemas de verificação como o sistema especificado / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T22:52:00Z (GMT). No. of bitstreams: 1 BoturaJunior_Galdenoro_D.pdf: 7610299 bytes, checksum: 99e4ac14db7dfa4f0ccafe34071fdb1a (MD5) Previous issue date: 1991 / Resumo: Não informado / Abstract: Not informed. / Doutorado / Doutor em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T16:00:39Z (GMT). No. of bitstreams: 1 Leite_RogerioLara_M.pdf: 681548 bytes, checksum: 4d0c0a495d19d9b6c369eb38102a2ce4 (MD5) Previous issue date: 1994 / Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa / Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program / Mestrado / Mestre em Engenharia Elétrica

Tese (Doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012. / Submitted by Jaqueline Ferreira de Souza (jaquefs.braz@gmail.com) on 2013-01-09T13:30:16Z No. of bitstreams: 1 2012_TiagoAlvesdaFonseca.pdf: 2737366 bytes, checksum: 49bfac5f59a5985f7817408abd290da2 (MD5) / Approved for entry into archive by Marília Freitas(marilia@bce.unb.br) on 2013-01-10T13:41:42Z (GMT) No. of bitstreams: 1 2012_TiagoAlvesdaFonseca.pdf: 2737366 bytes, checksum: 49bfac5f59a5985f7817408abd290da2 (MD5) / Made available in DSpace on 2013-01-10T13:41:42Z (GMT). No. of bitstreams: 1 2012_TiagoAlvesdaFonseca.pdf: 2737366 bytes, checksum: 49bfac5f59a5985f7817408abd290da2 (MD5) / Um dos tipos de sinais que mais se beneficiou dos avanços tecnológicos e industriais recentes foi o vídeo digital. O barateamento de sistemas de aquisição e a evolução das técnicas de processamento de sinais difundiu o emprego de sistemas de vídeo digital nas mais diversas aplicações. Uma das peças fundamentais dessa popularização foi a evolução dos codificadores de vídeo digital, culminando com o padrão H.264/AVC, considerado estado da arte em compressão de vídeo. Sua ampla gama de ferramentas de codificação tornou o conjunto complexo em termos computacionais, deixando como desafio a projetistas de sistemas de hardware e de software a otimização das metodologias do padrão para a devida realização do H.264/AVC em produtos comercialmente viáveis. Esta tese abordará a análise do codificador H.264/AVC sob a ótica do esforço computacional envolvido em sua operação a partir de implementações em software executadas em computadores pessoais. A primeira contribuição trata de uma metodologia de otimização on-line do módulo de predições de forma a restringir a complexidade computacional da codificação a uma determinada provisão. A segunda contribuição apresentada estende o conceito de otimização RD com a inserção de mais um eixo de análise, o eixo da complexidade C. Duas implementações de alto desempenho computacional foram estudadas e otimizadas em termos de RDC. Derivou-se, a partir de treinamento off-line, dois arranjos de codificadores capazes de comprimir vídeo digital a velocidades controladas em faixas de valores de interesse prático. Por fim, uma última contribuição altera o esquema de otimização RDC e adiciona o eixo da energia demandada E ao problema de otimização RD, resultando num sistema em tempo real otimizado em termos de RDE. O codificador proposto otimizado por demanda energética é capaz de escalonar o consumo de energia em valores significativos às custas de impacto mínimo em termos de desempenho RD. Essa contribuição resume-se em um exemplo real de computação verde, em que uma atividade computacional é realizada por um mesmo equipamento, gastando menos energia e exposto a pequenas penalidades em termos de desempenho. Com isso, esperamos estar contribuindo para um sistema mais “verde”, reduzindo as emissões de carbono de servidores de computação intensiva. _______________________________________________________________________________________ ABSTRACT / Digital video communications were largely benefited from advances in technology and in industrial processes. The falling prices of acquisition devices and the evolution of signal processing made digital video an ubiquitous technology. Digital video encoders are the cornerstone for the popularity of video technologies and its state-of-the-art is represented by the H.264/AVC standard. The myriad of coding tools made the H.264/AVC a massively complex application, imposing challenges to hardware and software designers when realizing commercial appliances. This thesis analyses the H.264/AVC complexity when implemented in software and executed on personal computers. The first contribution leads to a on-line optimization method for the prediction stage in order to constrain the complexity to a certain level. The approach uses mode ranking and yields substantive complexity reduction. The second contribution extends the RD optimization framework adding a third analysis axis, the complexity C axis. Two high performance implementations were studied and RDC optimized. We derived a framework that allow for practical values of encoding speed with minor performance penalties. The RDC optimization framework was also modified by adding another axis to the optimization: the energy E axis. We provide a real-time RDE optimized scheme which is capable of scaling the energy demands in a significant range, slightly impacting the RD performance. This third contribution is a true example of green computingwhere the same task is accomplished in the same hardware system with much less energy consumption, incurring only is small performance penalties. Since we can provide settings to meet the rate and distortion targets, as well as the maximum encoding speed, using less energy, we hope to contribute towards a “greener” system, reducing the carbon footprint of video compression servers.

Orientador: Yuzo Iano / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T23:22:17Z (GMT). No. of bitstreams: 1 Ferrarezi_Rosivaldo_M.pdf: 4757537 bytes, checksum: fcf66d600b21a7aa00dc3ea97a1a26ec (MD5) Previous issue date: 1990 / Resumo: Não informado / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T02:13:33Z (GMT). No. of bitstreams: 1 Guimaraes_HomeroLuz_M.pdf: 6804076 bytes, checksum: 1b5a1b176e6474ebf0cc48684a13c212 (MD5) Previous issue date: 1992 / Resumo: Neste trabalho apresentamos uma nova técnica de conversão analógico-digital de alta velocidade, que usa processamento em corrente, ao invés de tensão. Este conversor usa um algoritmo baseado no chaveamento de correntes de uma forma híbrida entre o método de aproximação sucessiva e o conversor tipo "flash", sendo necessários apenas N comparadores para implementar um conversor A/D de N bits, no lugar dos '2 POT. N¿ comparadores usuais usados em um conversor do tipo "flash" convencional. O trabalho está dividido em 5 capítulos: no primeiro apresentamos uma revisão sucinta dos métodos usuais de conversão A/D de alta velocidade; no segundo introduzimos o algoritmo empregado, a nova estrutura proposta para implementa-lo e também fazemos uma análise dos erros que afetam o projeto do conversor A/D; no terceiro capítulo é apresentado o projeto de um circuito integrado, em tecnologia bipolar, de um conversor A/D de 6 bits, visando aplicações em vídeo; no quarto capítulo apresentamos o projeto de um conversorA/D de 4 bits experimental, que foi integrado, em tecnologia bipolar, na SID Microeletrônica, no I PMU Bipolar; finalmente, no quinto capítulo relatamos os resultados experimentais obtidos. As medidas feitas nos vários blocos do circuito revelaram a viabilidade de operação do conversor com freqüências da ordem de 20 MHz, usando um processo bipolar convencional, isolado por junções. Esta velocidade de conversão pode ser bem maior caso se use um processo bipolar moderno, isolado por óxido e com transistores de alta velocidade,que possuem 'f IND. t¿ cerca de 60 vezes maior do que o dos transistores usados na fabricação do protótipo, que era de aproximadamente 300 MHz / Abstract: A newcurrent-mode highspeed Analog-to-Digitalconversiontechnique ispresented. This converter uses an algorithm based on current switching.similarto the SuccessiveApproximation Converter. but with a conversion speed comparableto the flashconverter. Only N comparators are necessary to implement a N-bit converter. instead of the '2 POT. N¿ comparators used in a standard flash converter. This thesis is composed of five chapters: In the first chapter we present a concise revision of some architectures for high speed A/D conversion; in the seconde chapter we introduce the algorithm and the new proposed architecture. An error analysisof the parameters that play an important role in the design of the converter; in the third one we present the design of an integrated 6-bit high speed A/D converter for video applications; the fourth chapter is dedicated to the design of a experimental4-bit A/D converter IC. The Ic was fabricated by SID Microeletrônica. in the 1Brazilian Multi-Project Chip (I PMU); the fourth chapter is dedicated to the design of a experimental 4-bit A/D converter IC. The Ic was fabricated by SID Microeletrônica. in the 1 Brazilian Multi-Project Chip (I PMU). The experimental results measured in the integrated circuit shows that the proposed technique can convert signalswith frequencies up to 20 MHz using a standard junction isolated bipolar processoThis frequency can be muchgreater irone uses an up-to-date high speed bipolar process, which have transistors with 'f IND. t¿ typicaly near 60 times larger than those available in the process used to fabricate the prototype (about 300 MHz) / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T10:29:33Z (GMT). No. of bitstreams: 1 Dias_JoseAntonioSiqueira_M.pdf: 4415740 bytes, checksum: 0d7520813ce6d865408d7f9d71c621ca (MD5) Previous issue date: 1981 / Resumo: Quando apresentada em 1972, uma das principais promessas da tecnologia I2L era a possibilidade de confeccionar circuitos digitais e analógicos na mesma pastilha. Entretanto, os requisitos necessários para a confecção dos circuitos I2L limitam severamente o desempenho dos transistores NPN da parte analogica da pastilha, que apresentam tensões de ruptura muito baixas devido ao fenômeno de "punch-through". Este trabalho apresenta uma nova técnica para a confecção de circuitos digitais I2L e circuitos de alta tensão de ruptura na mesma pastilha, usando apenas uma máscara adicional em relação ao processo convencional de confecção de circuitos I2L e analógicos na mesma pastilha. são apresentados tambem, além da máscara de teste, os resultados experimentais que fornecem, para uma estrutura I2L com 6 coletores, B eff = 8, e tempo de atraso míni mo por porta ta = 75 ns. Para os transistoresda parte analógica,obteve-se VCEO = 35V e VCBO = 65V / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica