Malgré une littérature abondante sur les conséquences des technologies de l'information et de la communication (TIC), cette littérature n'aborde que trop peu les conséquences sociétales, qu'elles soient positives ou négatives, intentionnelles ou non. Parce que les interactions se propagent au-delà de l'espace en ligne et de ces conséquences paradoxales, les défis sociétaux sont un problème complexe. C'est pour ces raisons que nous avons besoin d'une meilleure compréhension des problèmes sociaux complexes. Pour ce faire, nous avons adopté le modèle de la thèse sur travaux. Les trois études de ce travail de doctorat adoptent une approche qualitative et un positionnement réaliste critique. Nous examinons un premier cas : celui du Printemps Arabe et l'utilisation de Facebook. Etudier ces types d'événements contemporains ne vient pas sans difficultés analytiques. Par conséquent, nous utilisons un outil d'analyse sémiotique pour faire face à la complexité représentationnelle des données recueillies. Enfin, les communautés en ligne peuvent également générer des coûts sociaux en fournissant un espace se faisant l'écho à des comportements socialement indésirables. / Despite the wide literature on the consequences of Information and Communication Technologies (ICTs) use, the literature still lacks understanding about the societal consequences, positive or negative, intended or unintended. Consequences of technology usages on society are paradoxical. The paradoxical outcomes can be threat to the sustainability of society. Because interactions spread beyond the online space and its outcomes are paradoxical, societal challenges are complex problem. To harvest society, we need a better understanding of social complex problems. To do so, we adopted a multi-study dissertation model. The three studies of this doctoral work adopt a qualitative approach and a critical realist philosophy.We look at a first case: The Arab Spring and aim at understanding how an online community that started on Facebook materialized in urban space, changing the political landscape. Addressing these contemporaneous events does not come without analytical challenges. Therefore, we use and extend a semiotic analytical tool to face the representational complexity: Finally, online communities can also have social costs by providing an echo chamber to socially undesirable behaviors.

Dans cette étude nous nous intéressons aux contrôleurs utilisés dans des systèmes autotestables, pour le test des sorties, combinatoires ou séquentielles, du bloc fonctionnel. Deux classes de contrôleurs sont abordées: les "Strongly Code Disjoint" (SCD) qui vérifient une propriété combinatoire, et les "Strongly Language Disjoint" (SLD), où la propriété vérifiée est séquentielle. Pour la première, nous examinons la conception des contrôleurs NMOS à partir de l'assemblage des cellules, des règles de conception pour celles-ci, et des hypothèses de pannes pouvant survenir dans les systèmes aussi bien que dans quelques structures spécifiques de contrôleurs. Les contróleurs "Strongly Language Disjoint" définis ici component la plus large classe qui, associèe à des circuits "sequentially self-checking", permet au système d'atteindre le "TSC goal" sous certaines hypothèses de pannes. Its conservent la propriété "language-disjoint" même en présence de fautes. Des propositions pour la conception de ces contrôleurs sont également données -nous vérifions la possibilité de les construire à partir de blocs combinatoires. Toutes les considárations pratiques sont basáes sur des hypothèses de pannes analytiques.

Dans cette étude nous nous intéressons aux contrôleurs utilisés dans des systèmes autotestables, pour le test des sorties, combinatoires ou séquentielles, du bloc fonctionnel. Deux classes de contrôleurs sont abordées: les "Strongly Code Disjoint" (SCD) qui vérifient une propriété combinatoire, et les "Strongly Language Disjoint" (SLD), où la propriété vérifiée est séquentielle. Pour la première, nous examinons la conception des contrôleurs NMOS à partir de l'assemblage des cellules, des règles de conception pour celles-ci, et des hypothèses de pannes pouvant survenir dans les systèmes aussi bien que dans quelques structures spécifiques de contrôleurs. Les contróleurs "Strongly Language Disjoint" définis ici component la plus large classe qui, associèe à des circuits "sequentially self-checking", permet au système d'atteindre le "TSC goal" sous certaines hypothèses de pannes. Its conservent la propriété "language-disjoint" même en présence de fautes. Des propositions pour la conception de ces contrôleurs sont également données -nous vérifions la possibilité de les construire à partir de blocs combinatoires. Toutes les considárations pratiques sont basáes sur des hypothèses de pannes analytiques.

Dans cette étude nous nous intéressons aux contrôleurs utilisés dans des systèmes autotestables, pour le test des sorties, combinatoires ou séquentielles, du bloc fonctionnel. Deux classes de contrôleurs sont abordées: les "Strongly Code Disjoint" (SCD) qui vérifient une propriété combinatoire, et les "Strongly Language Disjoint" (SLD), où la propriété vérifiée est séquentielle. Pour la première, nous examinons la conception des contrôleurs NMOS à partir de l'assemblage des cellules, des règles de conception pour celles-ci, et des hypothèses de pannes pouvant survenir dans les systèmes aussi bien que dans quelques structures spécifiques de contrôleurs. Les contróleurs "Strongly Language Disjoint" définis ici component la plus large classe qui, associèe à des circuits "sequentially self-checking", permet au système d'atteindre le "TSC goal" sous certaines hypothèses de pannes. Its conservent la propriété "language-disjoint" même en présence de fautes. Des propositions pour la conception de ces contrôleurs sont également données -nous vérifions la possibilité de les construire à partir de blocs combinatoires. Toutes les considárations pratiques sont basáes sur des hypothèses de pannes analytiques.

Si on veut assurer de fawn efficace les tests de conception, de fabrication, de maintenance et le test accompli au cours de l'application pour les systemes electroniques, on est amend a integrer le test hors-ligne et le test en-ligne dans des circuits. Ensuite, pour que les systemes complexes tirent profit des deux types de tests, une telle unification doit etre &endue du niveau circuit aux niveaux carte et module. D'autre part, bien que rintegration des techniques de test hors-ligne et en-ligne fait qu'il est possible de concevoir des systemes pour toute application securitaire, le materiel ajoute pour assurer une haute siirete de fonctionnement fait que la fiabilite de ces systemes est reduite, car la probabilite d'occurrence de fautes augmente. Confront& a ces deux aspects antagoniques, cette these se fixe l'objectif de trouver un compromis entre la securite et la fiabilite de systemes electroniques complexes. Ainsi, dans un premier temps, on propose une solution aux problemes de test hors-ligne et de diagnostic qui se posent dans les &apes intermediaires de revolution vers les cartes 100% compatibles avec le standard IEEE 1149.1 pour le test "boundary scan". Une approche pour le BIST ("Built-In Self-Test") des circuits et connexions "boundary scan" illustre ensuite retape ultime du test hors-ligne de cartes. Puis, le schema UBIST ("Unified BIST") - integrant les techniques BIST et "self-checking" pour le test en-ligne de circuits, est combine au standard IEEE 1149.1, afin d'obtenir une strategie de conception en vue du test unifie de connexions et circuits montes sur des cartes et modules. Enfin, on propose un schema tolerant les fautes et base sur la duplication de ces modules securitaires qui assure la competitivite du systeme resultant du point de vue de la fiabilite, tout en gardant sa silrete inherente. / On one hand, if the goal is to ensure that the design validation, the manufacturing and the maintenance testing, along with the concurrent error detection are efficiently performed in electronic systems, one is led to integrate the off-line and the on-line testing into circuits. Then, for complex systems to make profit of these two types of tests, such unification must be extended from the circuit to the board and module levels. On the other hand, although the unification of off-line and on-line testing techniques makes possible the design of systems suiting any safety application, the hardware added for increasing the application safety also decreases the system reliability, since the probability of occurrence of faults increases. Faced to these two antagonist aspects, this thesis aims at finding a compromise between the safety and the reliability of complex electronic systems. Thus, firstly we propose a solution to the off-line test and diagnosis problems found in the intermediate steps in the evolution towards boards which are 100% compliant with the IEEE standard 1149.1 for boundary scan testing. An approach for the BIST (Built-In Self-Test) of boundary scan circuits and interconnects then illustrates the ultimate step in the board off-line testing. Next, the UBIST (Unified BIST) scheme - merging BIST and self-checking capabilities for circuit on-line testing, is combined with the IEEE standard 1149.1, in order to obtain a design strategy for unifying the tests of interconnects and circuits populating boards and modules. Finally, we propose a fault-tolerant scheme based on the duplication of these kind of modules which ensures the competitivity of the resulting system in terms of reliability at the same time as preserving the inherent module safety.

Si on veut assurer de fawn efficace les tests de conception, de fabrication, de maintenance et le test accompli au cours de l'application pour les systemes electroniques, on est amend a integrer le test hors-ligne et le test en-ligne dans des circuits. Ensuite, pour que les systemes complexes tirent profit des deux types de tests, une telle unification doit etre &endue du niveau circuit aux niveaux carte et module. D'autre part, bien que rintegration des techniques de test hors-ligne et en-ligne fait qu'il est possible de concevoir des systemes pour toute application securitaire, le materiel ajoute pour assurer une haute siirete de fonctionnement fait que la fiabilite de ces systemes est reduite, car la probabilite d'occurrence de fautes augmente. Confront& a ces deux aspects antagoniques, cette these se fixe l'objectif de trouver un compromis entre la securite et la fiabilite de systemes electroniques complexes. Ainsi, dans un premier temps, on propose une solution aux problemes de test hors-ligne et de diagnostic qui se posent dans les &apes intermediaires de revolution vers les cartes 100% compatibles avec le standard IEEE 1149.1 pour le test "boundary scan". Une approche pour le BIST ("Built-In Self-Test") des circuits et connexions "boundary scan" illustre ensuite retape ultime du test hors-ligne de cartes. Puis, le schema UBIST ("Unified BIST") - integrant les techniques BIST et "self-checking" pour le test en-ligne de circuits, est combine au standard IEEE 1149.1, afin d'obtenir une strategie de conception en vue du test unifie de connexions et circuits montes sur des cartes et modules. Enfin, on propose un schema tolerant les fautes et base sur la duplication de ces modules securitaires qui assure la competitivite du systeme resultant du point de vue de la fiabilite, tout en gardant sa silrete inherente. / On one hand, if the goal is to ensure that the design validation, the manufacturing and the maintenance testing, along with the concurrent error detection are efficiently performed in electronic systems, one is led to integrate the off-line and the on-line testing into circuits. Then, for complex systems to make profit of these two types of tests, such unification must be extended from the circuit to the board and module levels. On the other hand, although the unification of off-line and on-line testing techniques makes possible the design of systems suiting any safety application, the hardware added for increasing the application safety also decreases the system reliability, since the probability of occurrence of faults increases. Faced to these two antagonist aspects, this thesis aims at finding a compromise between the safety and the reliability of complex electronic systems. Thus, firstly we propose a solution to the off-line test and diagnosis problems found in the intermediate steps in the evolution towards boards which are 100% compliant with the IEEE standard 1149.1 for boundary scan testing. An approach for the BIST (Built-In Self-Test) of boundary scan circuits and interconnects then illustrates the ultimate step in the board off-line testing. Next, the UBIST (Unified BIST) scheme - merging BIST and self-checking capabilities for circuit on-line testing, is combined with the IEEE standard 1149.1, in order to obtain a design strategy for unifying the tests of interconnects and circuits populating boards and modules. Finally, we propose a fault-tolerant scheme based on the duplication of these kind of modules which ensures the competitivity of the resulting system in terms of reliability at the same time as preserving the inherent module safety.

Si on veut assurer de fawn efficace les tests de conception, de fabrication, de maintenance et le test accompli au cours de l'application pour les systemes electroniques, on est amend a integrer le test hors-ligne et le test en-ligne dans des circuits. Ensuite, pour que les systemes complexes tirent profit des deux types de tests, une telle unification doit etre &endue du niveau circuit aux niveaux carte et module. D'autre part, bien que rintegration des techniques de test hors-ligne et en-ligne fait qu'il est possible de concevoir des systemes pour toute application securitaire, le materiel ajoute pour assurer une haute siirete de fonctionnement fait que la fiabilite de ces systemes est reduite, car la probabilite d'occurrence de fautes augmente. Confront& a ces deux aspects antagoniques, cette these se fixe l'objectif de trouver un compromis entre la securite et la fiabilite de systemes electroniques complexes. Ainsi, dans un premier temps, on propose une solution aux problemes de test hors-ligne et de diagnostic qui se posent dans les &apes intermediaires de revolution vers les cartes 100% compatibles avec le standard IEEE 1149.1 pour le test "boundary scan". Une approche pour le BIST ("Built-In Self-Test") des circuits et connexions "boundary scan" illustre ensuite retape ultime du test hors-ligne de cartes. Puis, le schema UBIST ("Unified BIST") - integrant les techniques BIST et "self-checking" pour le test en-ligne de circuits, est combine au standard IEEE 1149.1, afin d'obtenir une strategie de conception en vue du test unifie de connexions et circuits montes sur des cartes et modules. Enfin, on propose un schema tolerant les fautes et base sur la duplication de ces modules securitaires qui assure la competitivite du systeme resultant du point de vue de la fiabilite, tout en gardant sa silrete inherente. / On one hand, if the goal is to ensure that the design validation, the manufacturing and the maintenance testing, along with the concurrent error detection are efficiently performed in electronic systems, one is led to integrate the off-line and the on-line testing into circuits. Then, for complex systems to make profit of these two types of tests, such unification must be extended from the circuit to the board and module levels. On the other hand, although the unification of off-line and on-line testing techniques makes possible the design of systems suiting any safety application, the hardware added for increasing the application safety also decreases the system reliability, since the probability of occurrence of faults increases. Faced to these two antagonist aspects, this thesis aims at finding a compromise between the safety and the reliability of complex electronic systems. Thus, firstly we propose a solution to the off-line test and diagnosis problems found in the intermediate steps in the evolution towards boards which are 100% compliant with the IEEE standard 1149.1 for boundary scan testing. An approach for the BIST (Built-In Self-Test) of boundary scan circuits and interconnects then illustrates the ultimate step in the board off-line testing. Next, the UBIST (Unified BIST) scheme - merging BIST and self-checking capabilities for circuit on-line testing, is combined with the IEEE standard 1149.1, in order to obtain a design strategy for unifying the tests of interconnects and circuits populating boards and modules. Finally, we propose a fault-tolerant scheme based on the duplication of these kind of modules which ensures the competitivity of the resulting system in terms of reliability at the same time as preserving the inherent module safety.