Ce travail de thèse s'intègre dans le cadre du développement de nouvelles approches de conception afin de réduire de manière significative la consommation électrique des Systèmes sur Puces (SoCs) ou des Objets Communicants. Le but est d'obtenir des systèmes uniquement contrôlés par les événements contenus dans le signal utile. Dans ce contexte, ce travail est focalisé sur un bloc critique dans de telles chaînes de traitement du signal : le Convertisseur Analogique Numérique (CAN). Il est donc décrit une nouvelle famille de CANs, mettant en œuvre un échantillonnage irrégulier dans le temps du signal analogique (échantillonnage par traversées de niveaux) et une implémentation asynchrone (pas d'horloge globale). Cette approche rend les caractéristiques de ces CANs duales par rapport à celles des CANs de Nyquist classiques : il y a échantillonnage en amplitude et quantification en temps. La théorie associée a conduit à développer une méthodologie de conception propre à ces convertisseurs. Connaissant les caractéristiques spectrales et statistiques du signal analogique, elle permet de déterminer les paramètres de conception optimaux du CAN afin de réduire le matériel mis en œuvre, son activité, et donc sa consommation électrique. Cette méthode a été utilisée pour la conception de CANs, en technologie CMOS standard 0,18µm. Les simulations électriques ont prouvé que leur Facteur de Mérite (FoM) atteint un ordre de grandeur de plus par rapport à celui des CANs de Nyquist actuels. L'étude de systèmes complets intégrant capteur, conversion analogique numérique et traitement numérique selon cette même méthode, utilisant simultanément de l'«asynchronisme» pour l'échantillonnage et l'implémentation matérielle, permet d'affirmer que des perspectives très intéressantes peuvent être espérées quant à la réduction de la dissipation d'énergie dans les SoCs.

Aujourd'hui, les macro-cellules ASIC dédiées au traitement du signal deviennent de plus en plus complexes, coûteuses en temps et efforts de conception. Ces macro-cellules seront ensuite assemblées avec d'autres composants IPs (e.g. processeurs, mémoires, média de communication, etc.) pour être intégrées dans un Système-sur-Puce (SoC, pour System-On-Chip). Les procédés de conception deviennent insuffisants pour conserver la maîtrise de la complexité (d'un point de vue aussi bien algorithmique qu'architectural) des nouvelles applications tout en respectant le temps de mise sur le marché. <br />Cette thèse est consacrée au problème de conception et de validation des macro-cellules ASIC dédiées au traitement du signal. Nous étudions et nous illustrons les possibilités d'une nouvelle méthodologie comme une alternative à la synthèse de haut niveau. Cette méthodologie se base sur l'assemblage de composants élémentaires (IPs) paramétrables et préconçus. Elle part d'une description fonctionnelle de l'application et produit le modèle RTL de l'architecture finale. Le principal problème d'une méthodologie de conception basée sur l'assemblage de composants IPs préconçus et pré-validés est que le modèle RTL de l'architecture finale peut avoir un comportement défectueux. Cela est dû à des retards induits par des contraintes d'implémentation. Nous présentons la formalisation de ce problème et proposons une méthode automatique de correction (dite correction de retard) pour le résoudre. Nous proposons deux algorithmes originaux qui garantissent des solutions optimales en latence et en surface. La faisabilité de l'approche et l'optimalité des solutions proposées sont démontrées mathématiquement. Des outils ont été développés pour transformer cette méthodologie en un flot semi-automatique. Nous illustrons l'efficacité de l'approche par l'expérimentation sur un exemple industriel : une chaîne de modulation numérique.

La miniaturisation et l'intégration de plus en plus accrue des composants électroniques dans les puces ont pour conséquence la chute de la fiabilité, tant au niveau de la production que pendant le fonctionnement normal du système. Les mémoires qui occupent jusqu'à 80% de la surface totale d'un System on Chip (SoC), vont ainsi concentrer la plus grande partie des défaillances. Dans ces conditions, les parties fonctionnelles ainsi que les parties redondantes (ou parties de rechange) de la mémoire contiendront des défauts. Dans cette thèse des techniques d'auto réparation innovantes, pour les mémoires RAM, ont été élaborées. Afin d'évaluer l'efficacité de ces techniques de réparation, un outil d'injection de fautes basé sur de nouvelles approches, statistiques et/ou analytiques, a été développé. Pour mimer des distributions de fautes réalistes dans les mémoires, le modèle du Clustering (amas de fautes) a été adopté et intégré dans l'outil d'injection de fautes.

Les techniques dites de contrôle intelligent, les réseaux de neurones artificiels et la logique floue, sont considérées comme étant potentiellement robustes. Leur implantation digitale permet d'obtenir des solutions compactes et performantes pour certains problèmes difficiles à aborder par des techniques classiques. De telles approches pourraient donc être utilisées pour des applications destinées à fonctionner en environnement sévère (nucléaire ou spatial). <br />L'objectif de cette thèse est d'étudier la robustesse des réseaux de neurones artificiels et du contrôle flou face aux fautes de type "upset" (basculement intempestif du contenu d'une cellule mémoire), afin d'évaluer leur viabilité et leur efficacité pour les traitements effectués à bord des engins spatiaux. Pour ce faire, un ensemble d'expériences a été réalisé sur un réseau de neurones et un contrôleur flou, tous deux dédiés à des applications spatiales réelles : la classification de textures issues d'images satellites et le contrôle des roues d'un "rover" martien. Une méthode originale permettant d'augmenter la performance d'un réseau de neurones quelconque a été développée et appliquée au réseau étudié. Des architectures digitales permettant d'implanter les deux techniques étudiées dans cette thèse ont été embarquées à bord de deux satellites scientifiques. L'un d'eux est en orbite depuis plus d'un an, le lancement du second est prévu fin 1999. <br />Les résultats obtenus, aussi bien des simulations logicielles, des injections matérielles d'erreurs que des tests en accélérateur de particules montrent que les techniques de contrôle intelligent présentent une robustesse significative face aux fautes de type "upset". Les données issues du satellite en orbite confirment ces propriétés, démontrant que certains traitements peuvent être effectués de manière fiable à bord des engins spatiaux à l'aide de réseaux de neurones artificiels digitaux.

L'évolution des technologies, les exigences de productivité, l'accroissement de la complexité des circuits intégrés ont contribué à l'émergence des composants virtuels (IPs), ainsi qu'au développement de logiciels d'aide à la conception de circuits intégrés. L'utilisation de l'abstraction et des composants déjà conçus sont les clés deces défis.<br />L'objet de cette thèse est le parcours des principaux niveaux d'abstraction de la synthèse matérielle, la synthèse logique, RTL et comportementale, en dégageant pour chacun d'entre eux les contraintes de conception qui vont devenir les critères de sélection d'un bloc réutilisable. il ne reste qu'à concevoir un éventail de blocs dans une approche de réutilisation: les blocs doivent être facilement sélectionnables, puis paramétrables, et enfin intégrables dans un circuit plus important. La conception des blocs comportementaux, appliquée au codage coorecteur d'erreur, nous amène à réfléchir sur les méthodologies de conception et de réutilisation des composants virtuels.

Cette Habilitation à Diriger des Recherches décrit les travaux de recherche du candidat sur la conception et le test intégré des dispositifs analogiques, mixtes et microsystèmes. Ces travaux incluent la conception en vue du test de ces dispositifs, en particulier des<br />techniques d'auto test intégré (Built-In-Self-Test), et des outils de la CAO pour le test. Pour les composants hautement intégrés, les techniques de BIST représentent la meilleure solution pour freiner l'augmentation très rapide des coûts de test. Ces travaux sont présentés en trois parties distinctes, couvrant différentes périodes de recherche après la thèse de doctorat. Après une première partie décrivant les travaux de recherche de post-doctorat, la deuxième partie se focalise sur les travaux qui sont actuellement menés par l'Equipe de Systèmes Mixtes Fiables (RMS, Reliable Mixed-signal Systems) créée en 2002. Une troisième partie décrit les perspectives des lignes de recherche de l'équipe et les coopérations, incluant des lignes nouvelles qui<br />démarrent actuellement.

Cette thèse présente un modèle formel représentant toute architecture de communication sur la puce. Ce modèle est mathématiquement décrit par une fonction nommée GeNoC. La correction de GeNoC est exprimée par un théorème montrant que tout message émis atteint sa destination sans modification de l'information qu'il transporte. Le modèle identifie les composantes communes à toute architecture et leurs propriétés essentielles, à partir desquelles est déduite la preuve du théorème sur GeNoC. Chaque composante est représentée par une fonction sans définition explicite, mais contrainte de satisfaire ses propriétés essentielles. Ainsi, la validation de toute architecture particulière consiste en la preuve que les définitions concrètes de ses composantes satisfont les propriétés essentielles. En pratique, ce formalisme a été réalisé dans la logique du démonstrateur de théorèmes ACL2. Une méthodologie associée au modèle fournit un support systématique pour la spécification et la validation des architectures de communication sur la puce à un haut niveau d'abstraction. Pour valider notre approche, nous avons exhibé différentes architectures constituant autant de concrétisations du modèle générique GeNoC. Ces concrétisations comprennent<br />notamment des systèmes industriels, comme le bus AMBA AHB ou le réseau Octagon de ST Microelectronics.

Les applications complexes comme la téléphonie mobile, la télévision numérique ou la visiophonie exigent une grande puissance de calcul, mais aussi une flexibilité accrue afin de suivre l'évolution des standards. L'intégration de tels systèmes sur une seule puce requiert l'embarcation de processeurs devant respecter des contraintes de performances, de coût en <br />surface et de faible consommation. Leur conception en un temps réduit met en oeuvre des compilateurs rapidement reciblables, ainsi que de nouveaux outils d'aide à la conception. <br />Ceux-­ci sont nécesssaire pour suivre le cycle de vie de tels processeurs, composé d'étapes de réduction de coût et de réutilisation. Cette thèse présente plusieurs techniques visant à réduire le temps de développement du couple logiciel­processeur embarqué, à savoir la <br />validation fonctionnelle à haut­niveau et l'aide au raffinement de l'architecture et du jeu d'instructions. <br />La validation de la description haut­niveau du logiciel embarqué est assurée dans son en­ vironnement matériel réel grâce à la co­simulation C­VHDL, développée durant cette thèse. <br />La mise au point du logiciel est alors facilitée par l'utilisation d'outils de développement standard, et par la faculté à simuler le système complet sur un large intervalle de temps. L'aide au raffinement d'architecture est assurée par la re­configuration automatique d'un <br />compilateur reciblable, afin d'explorer un grand nombre de solutions en un temps réduit. L'analyse de codes applicatifs typiques ainsi compilés permet d'isoler les configurations architecturales performantes. De plus, un outil d'estimation se concentrant sur l'encodage des champs constants dans le le jeu d'instructions est proposé.

Dans le cadre des applications de type télécommunications, multimédia, et électronique grand public, les processeurs embarqués ont tendance à acquérir une importance de plus en plus marquée lors de la conception de systèmes monopuces. Ce phénomène traduit le besoin des concepteurs à tenir compte rapidement des nécessaires adaptations aux fréquentes variations des standards évoluées. C'est ainsi que les techniques de compilation multicibles deviennent primordiales, non seulement pour la production du code d'application, mais aussi afin d'explorer les architectures de processeurs. Ce mémoire présente les travaux effectuée au sein du Laboratoire TIMA de <br />l'INPG en étroite collaboration avec SGS­Thomson Microelectronics. Les contri­butions se partagent en trois catégories principales: expériences et méthodologies <br />en utilisant les compilateurs multicibles dans le milieu industriel pour les proces­seurs embarqués; un approche de compilation pour la génération d'adresses pour <br />les architectures de traitement de signal; et un ensemble d'outils permettant au con­cepteur d'explorer un jeu d'instructions lié à un processeur donné afin d'envisager <br />une évolution ou une réutilisation du processeur. Les méthodes pratiques utilisées dans divers projets sont décrites à l'aide d'exemples de processeurs réels: les opéra­teurs du système visiophone, un décodeur MPEG­2 et AC­3, et un processeur télé­viseur pour l'application Eurosound.

Les systèmes inductifs sans contact télé-alimentés à hautes performances, tels que les systèmes subcutanés ou de cryptographie, souffrent d'une forte consommation des circuits numériques et de faibles distances de communication. L'utilisation de circuits numériques asynchrone a déjà prouvé les bénéfices de ce type de conception : un gain en consommation et une forte robustesse aux variations de la tension d'alimentation. Le but de cette étude est de tirer au maximum profit de ces propriétés en développant une nouvelle classe de systèmes inductifs sans contact et télé-alimentés dédiés à un fonctionnement asynchrone. Pour cela, ces circuits sont utilisés en adéquation avec une communication asynchrone par évènements à travers le lien inductif. Cette nouvelle classe de systèmes inductifs télé-alimentés complètement asynchrones utilise des communications par évènements à débit dynamiquement variable et des étiquettes dites autoadaptatives au débit des données. Ces communications à travers le lien inductif utilisent la modulation de phase associée à un code cyclique asynchrone. La souplesse générée par ce nouveau principe de communication autorise des communications à hauts débits tout en offrant une adaptation dynamique aux conditions environnementales. Ainsi, le débit de la communication peut être réduit pour offrir des distances de communication plus importantes ou pour réduire la consommation de l'étiquette. Un prototype de ce type d'étiquette, réalisé sur une technologie CMOS 0.13 um à 6 niveaux de métaux, a montré la faisabilité de la démodulation des communications à débit quelconque inférieur ou égal à 1.02 Mbps pour une consommation globale inférieure à 120 uW.