Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-10T16:13:05Z (GMT). No. of bitstreams: 1 Ma_JosueTzanHsin_M.pdf: 3316745 bytes, checksum: c195170ef253c94333ce4727afeae31c (MD5) Previous issue date: 2007 / Resumo: A constante redução do tamanho e o conseqüente aumento do número de transistores em um mesmo chip faz com que a potência dissipada pelos circuitos digitais aumente exponencialmente. Esse fato, combinado com a crescente demanda por dispositivos portáteis, têm levado à uma crescente preocupação quanto ao consumo de energia. Quanto mais potência é dissipada mais calor é gerado e mais energia é gasta com o seu resfriamento. Como resultado, projetistas estão considerando cada vez mais o impacto de suas decisões nesse quesito. Atualmente, ADLs¹ têm sido utilizadas para projetar novos processadores. Essas linguagens descrevem o comportamento da arquitetura para cada ação ou instrução. ADLs, além de diminuirem o tempo de projeto, são úteis para descobrir problemas arquiteturais em um nível mais elevado. Nesse trabalho, foi desenvolvida uma ferramenta de estimativa de consumo de energia em nível de instrução utilizando-se como base a ADL ArchC e, como estudo de caso, um processador SPARCv8. Como resultado do uso da ferramenta desenvolvida, uma simulação de um programa com estimativa de consumo de energia pode ser realizada 100 vezes mais rápida, na média, em relação ao fluxo tradicional / Abstract: The constant reduction in size and consequential increase in number of transistors inside a chip causes an exponential growth in digital circuit power consumption. Combined with the growing demand for portable electronic devices, this has led to a rising concern about energy consumption. The more power is dissipated, the more heat is generated, and the more energy is spent in the cooling process. As a result, designers have been more and more considering the impact of their decisions on this matter. Currently, ADLs¹ are being used to design new processors. These languages describe the architectural behaviour for each action or instruction. Besides decreasing the time-to-market gap, ADLs are useful in discovering architectural problems at a higher level. This work presents an instruction leveI power estimation tool that uses ArchC ADL as a base, and a SPARCv8 processor as a case study. By using the developed tool, a simulation of a program with estimated power consumption can be accomplished 100 times faster, in average, than the traditional tools / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T00:43:06Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_M.pdf: 1314281 bytes, checksum: e347b1943f449e13f4f2d382ffd856be (MD5) Previous issue date: 2005 / Resumo: Com a constante redução do tamanho dos transistores e o conseqüente aumento do número de transistores em um mesmo chip, a potência dissipada pelos circuitos digitais está aumentando exponencialmente. As implicações do aumento de potência vão desde o aumento de custo advindo de soluções elaboradas para o resfriamento do chip e da limitação crítica do tempo de bateria até a própria destruição do chip. Por estes motivos, o projeto de circuitos digitais visando a redução do consumo de potência têm se tornado um fator cada vez mais importante no fluxo de projeto - o chamado low power design. Esta dissertação de mestrado apresenta a PowerSC, uma biblioteca que estende as capacidades de SystemC, dando suporte _a captura da atividade de transição de modelos em descrições de alto nível, em código C++. Além disso, propõe-se uma metodologia mais simples e transparente para o usuário, como uma alternativa à metodologia de uma ferramenta comercial. Outra contribuição deste trabalho é o algoritmo SMS, um algoritmo de monitoração eficiente, que consegue reduzir drasticamente o tempo de monitoração, com uma perda mínima de precisão. Os resultados experimentais obtidos mostram a factibilidade do uso de nossa abordagem para a captura efetiva da atividade de transição de modelos SystemC / Abstract: With the ever-shrinking size of the transistors and the consequent growth in the number of transistors per chip, the power dissipated by digital circuits is raising exponentially. There are several implications of the increasing of power consumption, ranging from the higher cost per chip, resulting from elaborated cooling and packaging solutions, and the critical limitation of the battery's lifetime to the circuit failure. Thus, the design of integrated circuits aiming at the reduction of the power consumption has become an important role in the design flow - the so-called low power design. This master thesis introduces the PowerSC, a library that extends the capabilities of SystemC, enabling the capture of the switching activity of high-level description models, coded in C++. Moreover, a simpler and transparent methodology is proposed, alternatively to a methodology of a commercial tool. Another contribution of this thesis is the SMS algorithm, an efficient monitoring algorithm, which can dramatically reduce the monitoring time, with a minimal loss of accuracy. The experimental results show the feasibility of the using of our approach to the effective capture of switching activity from SystemC models / Mestrado / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T15:19:14Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_D.pdf: 3206083 bytes, checksum: c061ecd0ae638bd119cadc4fdfaf309c (MD5) Previous issue date: 2009 / Resumo: O crescente aumento da demanda por funcionalidades agregadas a um mesmo dispositivo, aliado a rígidas restrições de desempenho colocam a dissipação de potência como um dos requisitos mais importantes dentro do fluxo de projeto em CAD/EDA. A constante evolução da tecnologia de semicondutores das 'ultimas décadas tem garantido o aumento da complexidade dos sistemas, que demandam cada vez mais recursos computacionais. Contudo, esta crescente complexidade leva ao aumento do consumo de potência, que tem uma série de efeitos colaterais indesejados, tais como, problemas térmicos e aumento da densidade de potência, comprometendo a confiabilidade do circuito. Desta forma, 'e necessário introduzir soluções para o resfriamento do chip, aumentando seu custo final e seu time-to-market. Além disso, no que diz respeito aos dispositivos portáteis, estes têm sua autonomia reduzida devido aos elevados montantes de energia requeridos para seu funcionamento. As contribuições desta tese englobam dois temas distintos dentro do chamado low-power design. O primeiro tema aborda as técnicas de macromodelagem de potência em RTL. Inicialmente, 'e mostrado que as técnicas convencionais de modelo simples têm limitações intrínsecas que afetam a precisão de suas estimativas. Uma análise quantitativa e qualitativa 'e conduzida, apontando as limitações de diversas técnicas conhecidas, e demonstrando que o uso de uma 'única técnica pode comprometer a qualidade geral das predições. Em seguida, são propostas duas novas técnicas de macromodelagem baseadas em múltiplos modelos, a fim de explorar os pontos fortes de cada modelo individual e otimizar a qualidade das estimativas. Os resultados obtidos com a abordagem proposta revelaram melhorias significativas em relação a abordagem convencional, alcançando resultados 7 vezes superiores para os erros médios, enquanto que os erros máximos foram reduzidos em até 9 vezes. O segundo tema aborda uma 'área que vem recebendo muita atenção com a chegada da era multi-core: o paradigma de programação concorrente conhecido como memória transacional, cujo intuito 'e tornar a tarefa de criar software concorrente mais simples. Embora esta seja uma 'área muito ativa, os pesquisadores têm quase que invariavelmente se concentrado no desempenho das aplicações, negligenciando métricas tais como energia e potência. Este trabalho apresenta uma análise pormenorizada do consumo de energia de uma implementação estado-da-arte de STM (Software Transactional Memory), sendo a primeira do gênero neste contexto. Além disso, uma nova estratégia de gerenciamento de contenção baseada em DVFS (Dynamic Voltage and Frequency Scaling) é proposta, com o intuito de reduzir o consumo de energia de aplicações exibindo alta contenção no barramento / Abstract: The growing demand for features to be included into electronic devices, along with tight performance constraints, make power consumption one of the most important design constraints in the CAD/EDA design flow. The constant evolution of the semiconductor technology, observed in the last decades, has considerably increased the complexity of today's systems, which demand exorbitant computational resources. Unfortunately, the growing complexity leads to a higher power consumption which, in turn, has a number of undesired side effects, such as thermal issues and increased power density, thus compromising the overall circuit reliability. Hence, elaborated cooling solutions are required, increasing its final cost and compromising its time-to-market. Moreover, the large amounts of energy needed by portable devices substantially reduce their battery lifetime. The contributions of this thesis encompass two distinct topics within the so-called low-power design. The first one is related to RTL power macromodeling techniques. It is shown that conventional single-model techniques have intrinsic limitations that affect their accuracy. Then, a quantitative and qualitative analysis is conducted, pinpointing the limitations of several well-known techniques, followed by a demonstration that the adoption of a single technique may compromise the overall quality of the estimates. Subsequently, two novel multi-model power macromodeling techniques are proposed, which exploit the strengths of each single-model technique in order to optimize the accuracy of power estimation. The obtained results revealed substantial improvements in accuracy, which becomes 7 times better for the average errors, while the overall maximum estimation error is divided by 9. The second part of this thesis is related to a topic which is gaining much attention recently in the multi-core era: the concurrent programming paradigm widely known as transactional memory, which aims at making the task of creating concurrent software simpler. Although this is a rather active area, researchers have invariably focused on performance, leaving other metrics such as power and energy unattended. This work presents a detailed power analysis of a state-of-the-art STM (Software Transactional Memory) implementation, being the first one in this context. Moreover, a novel DVFS-based (Dynamic Voltage and Frequency Scaling) contention management strategy is proposed, which reduces the energy consumption by exploiting the slack available in applications displaying high bus contention / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação

Orientador: Paulo Cesar Centoducatte / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T20:59:38Z (GMT). No. of bitstreams: 1 Baldassin_AlexandroJose_D.pdf: 1596141 bytes, checksum: 265aa763c420b69f70d59ff687bd8ad9 (MD5) Previous issue date: 2009 / Resumo: A adoção dos microprocessadores com múltiplos núcleos de execução pela indústria semicondutora tem criado uma crescente necessidade por novas linguagens, metodologias e ferramentas que tornem o desenvolvimento de sistemas concorrentes mais rápido, eficiente e acessível aos programadores de todos os níveis. Uma das principais dificuldades em programação concorrente com memória compartilhada é garantir a correta sincronização do código, evitando assim condições de corrida que podem levar o sistema a um estado inconsistente. A sincronização tem sido tradicionalmente realizada através de métodos baseados em travas, reconhecidos amplamente por serem de difícil uso e pelas anomalias causadas. Um novo mecanismo, conhecido como memória transacional (TM), tem sido alvo de muita pesquisa recentemente e promete simplificar o processo de sincronização, além de possibilitar maior oportunidade para extração de paralelismo e consequente desempenho. O cerne desta tese é formado por três trabalhos desenvolvidos no contexto dos sistemas de memória transacional em software (STM). Primeiramente, apresentamos uma implementação de STM para processadores assimétricos, usando a arquitetura Cell/B.E. como foco. Como principal resultado, constatamos que o uso de sistemas transacionais em arquiteturas assimétricas também é promissor, principalmente pelo fator escalabilidade. No segundo trabalho, adotamos uma abordagem diferente e sugerimos um sistema de STM especialmente voltado para o domínio de jogos computacionais. O principal motivo que nos levou nesta direção é o baixo desempenho das implementações atuais de STM. Um estudo de caso conduzido a partir de um jogo complexo mostra a eficácia do sistema proposto. Finalmente, apresentamos pela primeira vez uma caracterização do consumo de energia de um sistema de STM considerado estado da arte. Além da caracterização, também propomos uma técnica para redução do consumo em casos de alta contenção. Resultados obtidos a partir dessa técnica revelam ganhos de até 87% no consumo de energia / Abstract: The shift towards multicore processors taken by the semiconductor industry has initiated an era in which new languages, methodologies and tools are of paramount importance to the development of efficient concurrent systems that can be built in a timely way by all kinds of programmers. One of the main obstacles faced by programmers when dealing with shared memory programming concerns the use of synchronization mechanisms so as to avoid race conditions that could possibly lead the system to an inconsistent state. Synchronization has been traditionally achieved by means of locks (or variations thereof), widely known by their anomalies and hard-to-get-it-right facets. A new mechanism, known as transactional memory (TM), has recently been the focus of a lot of research and shows potential to simplify code synchronization as well as delivering more parallelism and, therefore, better performance. This thesis presents three works focused on different aspects of software transactional memory (STM) systems. Firstly, we show an STM implementation for asymmetric processors, focusing on the architecture of Cell/B.E. As an important result, we find out that memory transactions are indeed promising for asymmetric architectures, specially due to their scalability. Secondly, we take a different approach to STM implementation by devising a system specially targeted at computer games. The decision was guided by poor performance figures usually seen on current STM implementations. We also conduct a case study using a complex game that effectively shows the system's efficiency. Finally, we present the energy consumption characterization of a state-of-the-art STM for the first time. Based on the observed characterization, we also propose a technique aimed at reducing energy consumption in highly contended scenarios. Our results show that the technique is indeed effective in such cases, improving the energy consumption by up to 87% / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação