Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T15:19:14Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_D.pdf: 3206083 bytes, checksum: c061ecd0ae638bd119cadc4fdfaf309c (MD5) Previous issue date: 2009 / Resumo: O crescente aumento da demanda por funcionalidades agregadas a um mesmo dispositivo, aliado a rígidas restrições de desempenho colocam a dissipação de potência como um dos requisitos mais importantes dentro do fluxo de projeto em CAD/EDA. A constante evolução da tecnologia de semicondutores das 'ultimas décadas tem garantido o aumento da complexidade dos sistemas, que demandam cada vez mais recursos computacionais. Contudo, esta crescente complexidade leva ao aumento do consumo de potência, que tem uma série de efeitos colaterais indesejados, tais como, problemas térmicos e aumento da densidade de potência, comprometendo a confiabilidade do circuito. Desta forma, 'e necessário introduzir soluções para o resfriamento do chip, aumentando seu custo final e seu time-to-market. Além disso, no que diz respeito aos dispositivos portáteis, estes têm sua autonomia reduzida devido aos elevados montantes de energia requeridos para seu funcionamento. As contribuições desta tese englobam dois temas distintos dentro do chamado low-power design. O primeiro tema aborda as técnicas de macromodelagem de potência em RTL. Inicialmente, 'e mostrado que as técnicas convencionais de modelo simples têm limitações intrínsecas que afetam a precisão de suas estimativas. Uma análise quantitativa e qualitativa 'e conduzida, apontando as limitações de diversas técnicas conhecidas, e demonstrando que o uso de uma 'única técnica pode comprometer a qualidade geral das predições. Em seguida, são propostas duas novas técnicas de macromodelagem baseadas em múltiplos modelos, a fim de explorar os pontos fortes de cada modelo individual e otimizar a qualidade das estimativas. Os resultados obtidos com a abordagem proposta revelaram melhorias significativas em relação a abordagem convencional, alcançando resultados 7 vezes superiores para os erros médios, enquanto que os erros máximos foram reduzidos em até 9 vezes. O segundo tema aborda uma 'área que vem recebendo muita atenção com a chegada da era multi-core: o paradigma de programação concorrente conhecido como memória transacional, cujo intuito 'e tornar a tarefa de criar software concorrente mais simples. Embora esta seja uma 'área muito ativa, os pesquisadores têm quase que invariavelmente se concentrado no desempenho das aplicações, negligenciando métricas tais como energia e potência. Este trabalho apresenta uma análise pormenorizada do consumo de energia de uma implementação estado-da-arte de STM (Software Transactional Memory), sendo a primeira do gênero neste contexto. Além disso, uma nova estratégia de gerenciamento de contenção baseada em DVFS (Dynamic Voltage and Frequency Scaling) é proposta, com o intuito de reduzir o consumo de energia de aplicações exibindo alta contenção no barramento / Abstract: The growing demand for features to be included into electronic devices, along with tight performance constraints, make power consumption one of the most important design constraints in the CAD/EDA design flow. The constant evolution of the semiconductor technology, observed in the last decades, has considerably increased the complexity of today's systems, which demand exorbitant computational resources. Unfortunately, the growing complexity leads to a higher power consumption which, in turn, has a number of undesired side effects, such as thermal issues and increased power density, thus compromising the overall circuit reliability. Hence, elaborated cooling solutions are required, increasing its final cost and compromising its time-to-market. Moreover, the large amounts of energy needed by portable devices substantially reduce their battery lifetime. The contributions of this thesis encompass two distinct topics within the so-called low-power design. The first one is related to RTL power macromodeling techniques. It is shown that conventional single-model techniques have intrinsic limitations that affect their accuracy. Then, a quantitative and qualitative analysis is conducted, pinpointing the limitations of several well-known techniques, followed by a demonstration that the adoption of a single technique may compromise the overall quality of the estimates. Subsequently, two novel multi-model power macromodeling techniques are proposed, which exploit the strengths of each single-model technique in order to optimize the accuracy of power estimation. The obtained results revealed substantial improvements in accuracy, which becomes 7 times better for the average errors, while the overall maximum estimation error is divided by 9. The second part of this thesis is related to a topic which is gaining much attention recently in the multi-core era: the concurrent programming paradigm widely known as transactional memory, which aims at making the task of creating concurrent software simpler. Although this is a rather active area, researchers have invariably focused on performance, leaving other metrics such as power and energy unattended. This work presents a detailed power analysis of a state-of-the-art STM (Software Transactional Memory) implementation, being the first one in this context. Moreover, a novel DVFS-based (Dynamic Voltage and Frequency Scaling) contention management strategy is proposed, which reduces the energy consumption by exploiting the slack available in applications displaying high bus contention / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação

Orientadores: Sandro Rigo, Reinaldo Alvarenga Bergamaschi / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-24T00:17:07Z (GMT). No. of bitstreams: 1 Piga_LeonardodePaulaRosa_D.pdf: 5566406 bytes, checksum: 5fcce79bb9fc83646106c7580e0d77fc (MD5) Previous issue date: 2013 / Resumo: Para acompanhar uma demanda crescente pelos recursos computacionais, empresas de TI precisaram construir instalações que comportam centenas de milhares de computadores chamadas centro de dados. Este ambiente é altamente dependente de energia elétrica, um recurso que é cada vez mais caro e escasso. Neste contexto, esta tese apresenta uma abordagem para otimizar potência e desempenho em centro de dados Web. Para isto, apresentamos uma infraestrutura para medir a potência dissipada por computadores de prateleiras, desenvolvemos modelos empíricos que estimam a potência de servidores Web e, por fim, implementamos uma de nossas heurísticas de otimização de potência global em um aglomerado de nós de processamento chamado AMD SeaMicro SM15k. A infraestrutura de medição de potência é composta por: uma placa personalizada, que é capaz de medir potência e é instalada em computadores de prateleira; um conversor de dados analógico/digital que amostra os valores de potência; e um software controlador. Mostramos uma nova metodologia para o desenvolvimento de modelos de potência para servidores Web que diminuem a quantidade de parâmetros dos modelos e reduzem as relações não lineares entre medidas de desempenho e potência do sistema. Avaliamos a nossa metodologia em dois servidores Web, um constituído por um processador AMD Opteron e outro por processador Intel i7. Nossos melhores modelos tem erro médio absoluto de 1,92% e noventa percentil para o erro absoluto de 2,66% para o sistema com processador Intel i7. O erro médio para o sistema composto pelo processador AMD Opteron é de 1,46% e o noventa percentil para o erro absoluto é igual a 2,08%. A implantação do sistema de otimização de potência global foi feita em um aglomerado de nós de processamento SeaMicro SM15k. A implementação se baseia no conceito de Virtual Power States, uma combinação de taxa de utilização de CPU com os estados de potência P e C disponíveis em processadores modernos, e no nosso algoritmo de otimização chamado Slack Recovery. Propomos e implementamos também um novo mecanismo capaz de controlar a utilização da CPU. Nossos resultados experimentais mostram que o nosso sistema de otimização pode reduzir o consumo de potência em até 16% quando comparado com o governador de potência do Linux chamado performance e em até 6,7% quando comparado com outro governador de potência do Linux chamado ondemand / Abstract: To keep up with an increasing demand for computational resources, IT companies need to build facilities that host hundreds of thousands of computers, the data centers. This environment is highly dependent on electrical energy, a resource that is becoming expensive and limited. In this context, this thesis develops a global data center-level power and performance optimization approach for Web Server data centers. It presents a power measurement framework for commodity servers, develops empirical models for estimating the power consumed by Web servers, and implements one of the global power optimization heuristics on a state-of-the-art, high-density SeaMicro SM15k cluster by AMD. The power measuring framework is composed of a custom made board, which is able to capture the power consumption; a data acquisition device that samples the measured values; and a piece of software that manages the framework. We show a novel method for developing full system Web server power models that prunes model parameters and reduces non-linear relationships among performance measurements and system power. The Web server power models use as parameters performance indicators read from the machine internal performance counters. We evaluate our approach on an AMD Opteron-based Web server and on an Intel i7-based Web server. Our best model displays an average absolute error of 1.92% for the Intel i7 server and 1.46% for AMD Opteron as compared to actual measurements, and 90th percentile for the absolute percent error equals to 2.66% for Intel i7 and 2.08% for AMD Opteron. We deploy the global power management system in a state-of-the-art SeaMicro SM15k cluster. The implementation relies on the concept of Virtual Power States, a combination of CPU utilization rate to the P/C power states available in modern processors, and on our global optimization algorithm called Slack Recovery. We also propose and implement a novel mechanism to control utilization rates in each server, a key aspect of our power/performance optimization system. Experimental results show that our Slack Recovery-based system can reduce up to 16% of the power consumption when compared to the Linux performance governor and 6.7% when compared to the Linux ondemand governor / Doutorado / Ciência da Computação / Doutor em Ciência da Computação