Tento projekt zkoumá vybrané způsoby implementace víceúrovňových měničů do praxe. V předložené práci je do hloubky prezentována tzv. ANPC (Active Neutral Point Clamped) pětiúrovňová topologie. Autor se v práci zaměřuje zejména na návrh technického řešení experimentálního vzorku a implementaci řídicích algoritmů jako jsou aktivní řízení napětí na pomocném kondenzátoru nebo aktivní balancování vstupního kapacitního děliče. Pro aplikaci zmíněných struktur byl vybrán moderní digitální integrovaný obvod, který slučuje mikroprocesor a FPGA do jednoho systému. Výsledný měnič umožňuje autonomní provoz a umožňuje generovat přesné a stabilní výstupní napětí.

The CUBES (CUbesat x-ray Background Explorer using Scintillators) is a payload on the KTH student satellite MIST (MIniature STudent satellite) to evaluate Silicon Photo-multiplier technology and new scintillators such as GAGG (Gadolinium Aluminium Gallium Garnet, Gd3Al2Ga3O12) for future use in hard X-ray polarisation studies of Gamma-Ray Bursts. CUBES itself is designed to study the MIST in-orbit radiation environment by using a detector which is comprised of a silicon photomultiplier coupled to different scintillator materials. Three of these detectors will be mounted on the payload platform and then coupled to inputs of an Application Specific Integrated Circuit (ASIC) and connected to a Field-programmable Gate Array (FPGA) which will store and send data through the downlink on the MIST satellite to ground. This thesis covers the software development for the FPGA, together with two radiation tests of components and the preparation of these. / CUBES / MIST

The drastic increase in Internet usage demands the need for processing data in real time with higher efficiency than ever before. Symbiote Coprocessor Unit (SCU), developed by Dr. Pranav Vaidya, is a hardware accelerator which has potential of providing data processing speedup of up to 150x compared with traditional data stream processors. However, SCU implementation is very complex, fixed, and uses an outdated host interface, which limits future improvement. Mr. Tareq S. Alqaisi, an MSECE graduate from IUPUI worked on curbing these limitations. In his architecture, he used a Xilinx MicroBlaze microcontroller to reduce the complexity of SCU along with few other modifications. The objective of this study is to make SCU suitable for mass production while reducing its power consumption and delay. To accomplish this, the execution unit of SCU has been implemented in application specific integrated circuit and modules such as ACG/OCG, sequential comparator, and D-word multiplier/divider are integrated into the design. Furthermore, techniques such as operand isolation, buffer insertion, cell swapping, and cell resizing are also integrated into the system. As a result, the new design attains 67.9435 µW<p></p> of dynamic power as compared to 74.0012 µW<p></p> before power optimization along with a small increase in static power, 39.47 ns of clock period as opposed to 52.26 ns before time optimization.

Die vorliegende Diplomarbeit untersucht die Verdrahtungsressourcen von Xilinx-FPGAs, indem das LCA-Format der 4000er Familie beschrieben und ein Lösungsansatz für das Verdrahtungsproblem präsentiert wird. Bei der Untersuchung des LCA-Formats war die Arbeit mit dem XACT-Design-Editor xde, der ebenfalls Dateien im LCA-Format als Eingabe- und Ausgabedateien nutzt, sehr wichtig. Die Beschreibung ist zwar auf den Baustein XC4002A bezogen, aber sie gilt für alle 4000er Bausteine, weil die Bausteine dieser Familie dieselben Elemente besitzt aber mit verschiedener Anzahl. Um sicher zu sein, daß die Beschreibung des LCA-Formats exakt ist, wurde das LCA-File für einen Volladdierer manuell hergestellt und mit dem LCA-File, der durch das Programm PPR von Xilinx

Die Verarbeitung von Anwendungen mittels Software ist ein sehr flexibler und mächtiger Weg, jedoch ist der Energieverbrauch sehr hoch aber die Leistung nicht dementsprechend. Eine Realisierung der selben Anwendung in Hardware, falls möglich, erlaubt meist eine schnellere Abarbeitung bei gleichzeitig wesentlich niedriger Leistungsaufnahme. Jedoch sind Hardwarerealisierungen nicht sehr flexibel. Dieser Nachteil wurde vermindert, indem rekonfigurierbare Hardware, wie field programmable gate arrays(FPGAs), entwickelt wurde. Ihre grosse Anzahl und der unterschiedliche Aufbau verhindern jedoch eine standardisierte Schnittstelle. Um nicht für jedes FPGA eine Schaltung komplett neu zu entwickeln, wurde in der Diplomarbeit von Sebastian Lange die virtuelle Hardware-Maschine eingeführt. Sie stellt eine Mittelschicht zwischen der zugrunde liegenden Architektur und der Schaltungsentwicklung dar. In dieser Arbeit wurde versucht eine lauffähige Version dieser VHM zu erstellen. Dafür wurde in VHDL das Verhalten beschrieben und ein Design synthetisiert, welches dann auf einem FPGA getestet wurde. Da eine vollständige Implementierung zwar erstellt, aber nicht zum Laufen gebracht werden konnte, lassen sich keine Geschwindigkeiten messen. Es können nur Abschätzungen der Geschwindigkeit und Aussagen über den Ressourcenverbrauch der Implementierung getroffen werden. Diese Arbeit beschreibt, wie die VHM implementiert wurde und trifft einige Aussagen über die zu erwartende Geschwindigkeit und den Ressourcenverbrauch einer solchen Implementierung gegenüber den bisher benutzten direkten Implementierungen der Schaltungen auf den verschiedenen FPGAs.

Der Markt tragbarer Geräte gewinnt eine immer stärkere Bedeutung. Mobiltelefone, PDAs (Personal Digital Assistant), Smartphones und viele weitere Geräte werden kontinuierlich mit neuen Funktionen ausgestattet und übernehmen zunehmend klassische Aufgaben eines Personal Computers (PC), wie beispielsweise die Textverarbeitung oder die Ausführung multimedialer Anwendungen. Speziell letztere stellen an die Geräte hohe Anforderungen, die sich nicht allein durch den Einsatz leistungsstärkerer Prozessoren lösen lassen. Nicht selten werden deshalb für rechenaufwendige Arbeiten Chips zur Umsetzung der speziellen Anforderungen in Hardware eingesetzt. Diese werden als Application Specific Integrated Circuit (ASIC) bezeichnet.

'...Zugriffsfehler im Modul xyz...' - solche oder ähnliche Fehlermeldungen sehen Benutzer von Computern meist dann, wenn sie versuchen mit einem Programm Operationen auszuführen, die fehlerhaft programmiert wurden. Die Ursachen für derartige Fehler sind dabei recht vielfältig. Oftmals sind sie bereits in der benutzten Programmiersprache zu suchen, dazu kommen zusätzlich Fehler in den Compilern, Beschränkungen in dem Betriebssystem sowie Seiteneffekte anderer Programme, wie z.B. falsches Speichermanagement. Angeführt wird die Liste möglicher Fehlerquellen allerdings vom Menschen selbst. Wobei auch hier noch zu unterscheiden ist, ob der Mensch einen Fehler aus Unwissenheit gemacht hat, oder ob er dessen Relevanz einfach unterschätzt hat. In beiden Fällen wird es immer schwer sein in einem Endprodukt die genaue Ursache eines Fehlverhaltens zu lokalisieren. Ähnlich wie es zu Problemen bei der Erstellung von Software kommen kann, treten natürlich auch während der Entwicklung einer Schaltung grundlegende Schwierigkeiten auf...

Aufgrund der wachsenden Ressourcen heutiger FPGAs, durch neue technologische Entwicklungen, erschließen sich immer neue Einsatzmöglichkeiten.Beispielsweise wächst der Wunsch, ein vollständiges System in einem einzigen Chip einzubringen. Die sogenannten Systems-on-Chip (kurz SoC) bestehen dabei aus einem Prozessor, einen Bussystem, Schnittstellen zu externen Speichern und anderen Peripheriegeräten. Die Firma Xilinx bietet mit ihrer Software EDK eine IP-Core Bibliothek an, mit der es möglich ist, ein komplettes SoC für einen FPGA zu synthetisieren. Die Xilinx-IP-Core-Bibliothek benutzt dabei den Soft-Prozessor MicroBlaze als μP. Die IP-Core Bibliothek von Xilinx ist nicht Open-Source und zu ihrer Benutzung werden Lizenzgebühren verlangt. In dieser Arbeit wird eine neue IP-Core Bibliothek bereitgestellt, welche Open-Source ist und damit frei einsehbar und frei verwendbar ist. Die neue IP-Core Bibliothek wird durch diese Arbeit in den Workflow des Xilinx-EDK eingebunden und ist somit komfortabel benutzbar. Als Grundlage dient die IP-Core Bibliothek der Firma Gaisler Research, auch genannt Gaisler Research Library (kurz GRLIB). Die GRLIB besitzt eine Vielzahl von IP-Cores unter denen, für jeden IP-Core der Xilinx Bibliothek, ein Ersatz gefunden werden konnte. Die GRLIB setzt als μP auf den LEON3-Prozessor. Der LEON3-Prozessor wurde nach den Spezifikationen der SPARC entworfen und ist ein höchst flexibler und konfigurierbarer Soft-Prozessor. In dieser Arbeit wurde weiterhin das SnapGear-Linux evaluiert, welches auf dem LEON3- Prozessor mit Komponenten der GRLIB ausgeführt werden kann.

Unter Rauschen versteht man allgemein eine Störgröße. Bei der Übertragung von Nachrichtensignalen ist das Rauschen meist die größte Störquelle. Die Rauschquellen treten dabei im gesamten Übertragungssystem, also im Sender, im Empfänger und auf dem Übertragungsweg auf. Man unterscheidet dabei zwischen der durch äußere und innere Rauschquellen erzeugten Rauschleistung. Rauschen kann signifikante Auswirkung auf die Antwortdynamik nichtlinearer Systeme haben. Für Neuronen ist die primäre Quelle des Rauschens synaptische Hintergrundaktivität; bezeichnet als synaptisches Rauschen.

Seit einigen Jahren werden für den Entwurf anwendungsspezifischer Schaltungen verstärkt Field-Programmable Gate-Arrays (FPGAs) als Alternative zu maskenprogrammierten ASICs eingesetzt. Der Vorteil von FPGAs liegt vor allem in der schnellen und preiswerten Schaltungsentwicklung. Für den Entwurf von Schaltungen sind derzeit jedoch Software-Werkzeuge verschiedener Hersteller erforderlich. Im Rahmen eines von der Deutschen Forschungsgemeinschaft geförderten Projektes wurde gemeinsam mit der Universität Tübingen und der Technischen Universität München ein funktionsfähiges FPGA-Entwurfssystem entwickelt. Das in diesem Bericht vorgestellte Entwurfssystem beinhaltet alle wichtigen Synthese- und Layout-Komponenten zur Realisierung von Schaltungen auf FPGAs. Es wird eine Entwurfsmethodik vorgestellt, mit der alle notwendigen Entwurfsschritte bis zur Verdrahtung durchführbar sind. Ausgangspunkt ist dabei eine Schaltungsbeschreibung in verhaltensbasiertem VHDL. Für die einzelnen Systemkomponenten werden Software-Werkzeuge verwendet, die an den beteiligten Instituten entwickelt werden. Zur Ablaufsteuerung wurde eine Benutzeroberfläche entworfen, in die bisher die Technologieabbildung sowie das Layout integriert wurden.