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CMOS Integrated Resonators and Emerging Materials for MEMS ApplicationsJackson Anderson (16551828) 18 July 2023 (has links)
<p>With the advent of increasingly complex radio systems at higher frequencies and the slowing of traditional CMOS process scaling with power concerns, there has been an increased focus on integration, architectural, and material innovations as a continued path forward in MEMS and logic. This work presents the first comprehensive experimental study of resonant body transistors in a commercial 14nm FinFET process, demonstrating differential radio frequency transduction as a function of transistor biasing through electrostatic, piezoresistive, and threshold voltage modulation. The impact of device design changes on unreleased resonator performance are further explored, highlighting the importance of phononic confinement in achieving an f*Q product of 8.2*10<sup>11</sup> at 11.73 GHz. Also shown are initial efforts towards the understanding of coupled oscillator architectures and a perovskite nickelate material system. Finally, development of resonators based on two-dimensional materials, whose scale is particularly attractive for high-frequency nano-mechanical resonators and acoustic devices, is discussed. Experiments towards dry transfer of tellurene flakes using geometries printed via two photon polymerization are presented along with optimization of a fabrication process for gated RF devices, presenting new opportunities for high-frequency electro-mechanical interactions in this topological material. </p>
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Caractérisation électrique et modélisation du transport dans matériaux et dispositifs SOI avancés / Electrical characterization and modeling of advanced SOI materials and devicesLiu, Fanyu 05 May 2015 (has links)
Cette thèse est consacrée à la caractérisation et la modélisation du transport électronique dans des matériaux et dispositifs SOI avancés pour la microélectronique. Tous les matériaux innovants étudiés(ex: SOI fortement dopé, plaques obtenues par collage etc.) et les dispositifs SOI sont des solutions possibles aux défis technologiques liés à la réduction de taille et à l'intégration. Dans ce contexte,l'extraction des paramètres électriques clés, comme la mobilité, la tension de seuil et les courants de fuite est importante. Tout d'abord, la caractérisation classique pseudo-MOSFET a été étendue aux plaques SOI fortement dopées et un modèle adapté pour l'extraction de paramètres a été proposé. Nous avons également développé une méthode électrique pour estimer la qualité de l'interface de collage pour des plaquettes métalliques. Nous avons montré l'effet bipolaire parasite dans des MOSFET SOI totalement désertés. Il est induit par l’effet tunnel bande-à-bande et peut être entièrement supprimé par une polarisation arrière. Sur cette base, une nouvelle méthode a été développée pour extraire le gain bipolaire. Enfin, nous avons étudié l'effet de couplage dans le FinFET SOI double grille, en mode d’inversion. Un modèle analytique a été proposé et a été ensuite adapté aux FinFETs sans jonction(junctionless). Nous avons mis au point un modèle compact pour le profil des porteurs et des techniques d’extraction de paramètres. / This thesis is dedicated to the electrical characterization and transport modeling in advanced SOImaterials and devices for ultimate micro-nano-electronics. SOI technology is an efficient solution tothe technical challenges facing further downscaling and integration. Our goal was to developappropriate characterization methods and determine the key parameters. Firstly, the conventionalpseudo-MOSFET characterization was extended to heavily-doped SOI wafers and an adapted modelfor parameters extraction was proposed. We developed a nondestructive electrical method to estimatethe quality of bonding interface in metal-bonded wafers for 3D integration. In ultra-thin fully-depletedSOI MOSFETs, we evidenced the parasitic bipolar effect induced by band-to-band tunneling, andproposed new methods to extract the bipolar gain. We investigated multiple-gate transistors byfocusing on the coupling effect in inversion-mode vertical double-gate SOI FinFETs. An analyticalmodel was proposed and subsequently adapted to the full depletion region of junctionless SOI FinFETs.We also proposed a compact model of carrier profile and adequate parameter extraction techniques forjunctionless nanowires.
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Design of Ultra-Compact and Low-Power sub-10 Nanometer Logic Circuits with Schottky Barrier Contacts and Gate Work-Function EngineeringCanan, Talha Furkan 23 May 2022 (has links)
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