L'intégration dans une seule puce de un ou plusieurs processeurs et de composants matériels spécifiques permet le développement de systèmes complexes appelés systèmes monopuce. L'accroissement de la complexité de ces systèmes fait de la maîtrise de leurs conceptions un défi à relever par les concepteurs.<br />La réutilisation des composants dans ces systèmes est rendue difficile par leur hétérogénéité, notamment en terme de protocole et d'interface physique. Une solution est offerte par l'abstraction des communications entre les composants dans un modèle du système. Un flot de conception doit alors permettre de passer de cette représentation abstraite au circuit final dans lequel les composants du système sont connectés par des interfaces de communication à un réseau de communication.<br />Les contributions apportées par cette thèse à cette méthodologie sont la définition d'un modèle de spécification des interfaces de communication basé sur un graphe de dépendances de services, ainsi qu'une méthodologie pour la génération automatique d'interfaces de communication pour les systèmes monopuces. Cette méthodologie a amené au développement d'un outil de génération automatique de ces interfaces. L'approche proposée a été validée à travers deux expérimentations : une interface en charge de la détection d'erreurs de transmissions et une interface avec un bus AMBA pour la réalisation de primitives MPI.

La complexité des systèmes électroniques, due au progrès de la technologie microélectronique, nécessite une augmentation correspondante de la productivité des méthodes de conception et de vérification. Une faible performance de la simulation est un des obstacles majeurs à une conception rapide et peu coûteuse de produits de haute qualité. Dans cette thèse nous<br />proposons des méthodes pour améliorer la performance d'une simulation dirigée par événements ou par horloge de modèles décrits en langages de description de matériel. Nous présentons d'abord les méthodes automatisées d'optimisation et de transformation de modèles VHDL, pour l'accélérer la simulation<br />dirigée par événements. Elles sont fondées sur une analyse précise de la performance en simulation de diverses constructions du langage VHDL, et permettent de convertir le modèle initial en un autre modèle<br />plus efficace, tout en garantissant l'invariance de son comportement. D'autres techniques d'accélération utilisent l'abstraction du modèle : abstraction comportementale, de types de données ou d'objets et permettent de supprimer du modèle des détails inutiles dans le cas d'une simulation particulière. Des outils prototype compatibles avec les simulateurs<br />existants sont développés. Pour améliorer l'efficacité de la simulation dirigée par horloge, nous introduisons une représentation de la fonctionnalité du système par graphes de décision de haut niveau (DDs). Diverses formes de DDs<br />– graphes vectoriels, compressés ou non et graphes orientés registres<br />– sont définis pour optimiser une représentation du système sur plusieurs niveaux d'abstraction. De plus, de nouveaux algorithmes plus rapides d'évaluation des réseaux de DDs sont développés. Ils emploient, seuls ou en combinaison, les deux techniques de simulation : la technique dirigée par événements et l'évaluation rétrogradée. L'ensemble des prototypes fondé sur ces méthodes permet d'obtenir un gain de performances prometteur par rapport aux outils commerciaux

Les diverses branches de la conception de circuits intégrés, ont tendance aujourd'hui à se fondre en la notion de synthèse de système sur une puce ou de système de monopuce. Cela est dû à l'accroissement de la densité d'intégration, couplée à l'évolution des techniques de conception assistée. Au sein du flot de synthèse de systèmes monopuces, deux tendances en particulier se détachent, qui sont l'intégration croissante de logiciel embarqué dans de tels système, et la prise en compte très tôt dans le flot du problème de la consommation. Cette thèse s'intéresse à ces deux aspects de la conception de ystèmes actuels.<br />La première partie se focalise sur l'optimisation de programmes embarqués C. Ces travaux s'attachent principalement à optimiser à haut niveau les performances de programmes faisant un usage intensif de boucles et de tableaux, comme c'est le cas popur les applications de traitement du signal. Les optimisations étudiées et développées au cours de ces travaux, ont pour objectif de se substituer à des transformations manuelles de programmes embarqués, pratique qui reste courante de par l'incapacité de la plupart des compilateurs pour processeurs embarqués à gérer efficacement un code écrit à un niveau élevé.<br />La seconde partie de cette thèse se donne pour objectif de fournir une méthodologie d'estimation de la consommation dans un environnement de synthèse comportementale. C'est en effet à haut niveau d'abstraction que les stratégies de conception basse consommation ont l'impact le plus important sur la consommation du circuit final. Mais il est nécessaire pour cela de pouvoir juger de l'efficacité des stratégies base consommation appliquées, à l'ide d'un modèle d'estimation fiable.

Cette thèse présente plusieurs travaux visant à l'amélioration de la synthèse architecturale réalisée à l'aide de l'outil de synthèse de haut niveau AMICAL. Un point clé de ce travail est la notion d'interactivité. Le processus de synthèse se décompose en un ensemble de raffinements successifs. L'utilisateur a la possibilité d'intervenir au cours de ces différentes étapes et d'agir manuellement, ou au contraire de laisser se dérouler seules l'ensemble des étapes tout en gardant une vision claire des actions effectuées. Ce dernier a de plus le choix entre plusieurs styles architecturaux qu'il pourra implémenter à son gré, ce qui autorise une grande flexibilité. Les points principaux abordés au cours de cette thèse sont les suivants: Les étapes et modèles successifs de raffinement au cours du processus de synthèse: chaque sous-tâche engendre un modèle architectural intermédiaire à partir duquel la sous-tâche suivante pourra agir. La notion d'interactivité: celle-ci inclue la mise au point d'un modèle de performance permettant d'estimer la qualité du circuit synthètisé, et permet au concepteur d'être le véritable acteur de la synthèse tout en l'assistant lors de la prise de décisions. La génération de plusieurs types d'architectures et les problèmes algorithmiques qui y sont liés.

Reproduction de : Thèse doctorat : Sciences des activités physiques et sportives : Reims : 2007. / Titre provenant de l'écran titre. Bibliogr. p. 112-124.

Reproduction de : Thèse doctorat : Sciences et techniques des activités physiques et sportives : Reims : 2009. / Titre provenant de l'écran titre. Bibliogr. p.156-178.

Thèses (M.A.)--Université de Sherbrooke (Canada), 2000. / Titre de l'écran-titre (visionné le 20 juin 2006). Publié aussi en version papier.

Les systèmes de communications sans fil n'ont cessé d'évoluer ces dernières années, poussés par de fortes demandes du marché en systèmes toujours plus autonomes et performants. Ainsi, de nouvelles contraintes de conception sont apparues de manière à mieux prendre en compte les aspects énergétiques et ainsi améliorer la durée de vie des batteries et des circuits. Actuellement, les systèmes de communications numériques sans fil consomment d'importantes quantités d'énergie. D'autre part, la complexité des systèmes croît de génération en génération afin de satisfaire toujours plus d'utilisateurs avec un haut niveau de performances. Dans ce contexte à fortes contraintes, les circuits de type FPGA apparaissent comme une technologie attractive, pouvant supporter des circuits numériques complexes grâce à leur grand nombre de ressources. Pour pouvoir concevoir les futurs systèmes de communications numériques sans fil sur ce type de circuit, les concepteurs de tels systèmes doivent pouvoir estimer la consommation et les performances au plus tôt dans la phase de conception. De cette façon, ils pourront explorer l'espace de conception et effectuer des choix d'implémentation afin d'optimiser leurs systèmes. Durant cette thèse, une méthodologie a été proposée dont les objectifs sont d'estimer rapidement et à haut niveau la consommation de leurs circuits implantés sur FPGA ainsi que leurs performances, d'explorer l'espace de conception, de comparer efficacement plusieurs systèmes entre eux, tout en assurant une bonne précision de l'estimation. La méthodologie repose sur une phase de caractérisation de composants IP matériels ainsi que de leur modélisation en Systeme. Dans un second temps, une représentation haut-niveau du système entier est réalisée à partir de la librairie des modèles Systeme de chaque IP. A travers des simulations haut-niveau, les utilisateurs peuvent tester rapidement de multiples configurations de leur système. Un des caractères innovants de l'approche repose sur l'utilisation de signaux clés qui permettent de tenir compte des comportements dynamiques des composants IP, c-à-d leur temps d'activité (actif/inactif), au sein du système et ainsi obtenir des estimations précises. Les nombreux gains de la méthodologie ont été démontrés à travers plusieurs exemples de systèmes de communications numériques sans fil comme une chaîne de traitement en bande de base de type SISO-OFDM générique, des émetteurs LTE etc. Pour conclure, les limitations ont été adressées et des solutions d'optimisation ont pu être envisagées puis mises en place. / Wireless communication systems are still evolving since the last decades, driven by the growing demand of the electronic market for energy efficient and high performance devices. Thereby, new design constraints have appeared that aim at taking into account power consumption in order to improve battery-life of circuits. Current wireless communication systems commonly dissipate a lot of power. On the other hand, the complexity of such systems keeps on increasing through the generations to always satisfy more users at a high degree of performance. In this highly constrained context, FPGA devices seem to be an attractive technology, able to support complex systems thanks to their important number of resources. According to the FPGA nature, designers need to estimate the power consumption and the performance of their wireless communication systems as soon as possible in the design flow. In this way, they will be able to perform efficient design space exploration and make decisive implementation and optimization choices. Throughout this thesis, a power estimation methodology for hardware-focused FPGA device is described and aims at making design space exploration a lot easier, providing early and fast power and performance estimation at high-level. It also proposes an efficient way to efficiently compare several systems. The methodology is effective through an lP characterisation step and the development of their SystemC models. Then, a high level description of the entire system is realized from the SystemC models that have been previously developed. High-level simulations enable to check the functionality and evaluate the power and performance of the system. One of the contributions consists in monitoring the JP time-activities during the simulation. We show that this has an important impact on both power and performances. The effectiveness of the methodology has been demonstrated throughout several baseband processing chains of the wireless communication domain such as a SISO-OFDM generic chain, LTE transmitters etc. To conclude, the main limitations of the proposed methodology have been investigated and addressed.

Le présent travail porte sur la modélisation et l’implémentation un crypto-processeur reconfigurable capable de garantir le niveau de sécurité exigé. L’étude de la résistance du crypto-système étudié aux différents types d’attaques (statistiques, linéaires et différentielles) peut nous mettre sur la trace de possibles failles, d’en extraire les points faibles et de proposer les contres mesures adéquates. C’est ainsi qu’on a pu proposer des approches de correction afin d’améliorer la robustesse de l’algorithme de cryptage symétrique par blocs. Pour cet effet, on a proposé un flot de conception optimisé pour la modélisation, la vérification et la correction des primitives cryptographiques. Mais la contribution majeure du présent travail fût l’exploitation des propriétés de la théorie de chaos. Pour la conception du crypto-processeur proposé, on a fait appel aux avantages de la modélisation à haut niveau. On a proposé d'utiliser les deux niveaux d'abstraction CABA et TLM. L’utilisation simultanée de ces deux niveaux est possible par le biais du niveau ESL, ce qui garantit de minimiser d’une part l’effort permettant de spécifier les fonctionnalités demandées et d’autre part de négliger les détails inutiles au niveau haut de la conception. / Regarding the increasing complexity of cryptographic devices, testing their security level against existing attacks requires a fast simulation environment. The Advanced Encryption Standard (AES) is widely used in embedded systems in order to secure the sensitive data. Still, some issues lie in the used key and the S-BOX. The present work presents a SystemC implementation of a chaos-based crypto-processor for the AES algorithm.The design of the proposed architecture is studied using the SystemC tools. The proposed correction approach exploits the chaos theory properties to cope with the defaulting parameters of the AES algorithm. Detailed experimental results are given in order to evaluate the security level and the performance criteria. In fact, the proposed crypto- system presents numerous interesting features, including a high security level, a pixel distributing uniformity, a sufficiently large key-space with improved key sensitivity, and acceptable speed.

Un mapping d’ontologies est un ensemble de correspondances. Chaque correspondance relie des artefacts, typiquement concepts et propriétés, d’une ontologie avec ceux d’une autre ontologie. Le mapping entre ontologies a suscité beaucoup d’intérêt durant ces dernières années. En effet, le mapping d’ontologies est largement utilisé pour mettre en oeuvre de l’interopérabilité et intégration (transformation de données, réponse à la requête, composition de web service) dans les applications, et également dans la création de nouvelles ontologies. D’une part, vérifier l’exactitude (logique) d’un mapping est devenu un prérequis fondamentale à son utilisation. D’autre part, pour deux ontologies données, plusieurs mappings peuvent être établis, obtenus par différentes méthodes d’alignement, ou définis manuellement. L’utilisation de plusieurs mappings entre deux ontologies dans une seule application ou pour synthétiser un seul mapping tirant profit de ces plusieurs mappings, peut générer des erreurs dans l’application ou dans le mapping synthétisé car ces plusieurs mappings peuvent être contradictoires. Dans les deux situations décrites ci-dessus, l’exactitude, la non-contradiction et autres propriétés sont généralement exprimées de façon formelle et vérifiées dans le contexte des ontologies formelles (par exemple, lorsque les ontologies sont représentées en logique) La vérification de ces propriétés est généralement effectuée à l’aide d’un seul formalisme, exigeant d’une part que les ontologies soient représentées par ce seul formalisme et, d’autre part, qu’une représentation formelle des mappings soit fournie, complétée par des notions formalisant les propriétés recherchées. Cependant, il existe une multitude de formalismes hétérogènes pour exprimer les ontologies, allant des plus informels (par exemple, du texte contrôlé, des modèles en UML) aux formels (par exemple, des logiques de description ou des catégories). Ceci implique que pour appliquer les approches existantes, les ontologies hétérogènes doivent être traduites (ou juste transformées, si l’ontologie source est exprimée de façon informelle ou si la traduction complète pour maintenir l’équivalence n’est pas possible) dans un seul formalisme commun et les mappings sont reformulés à chaque fois : seulement à l’issu de ce processus, les propriétés recherchées peuvent être établies. Même si cela est possible, ce processus peut produire à la fois des mappings corrects et incorrects vis-à-vis de ces propriétés, en fonction de la traduction (transformation) opérée. En effet, les propriétés recherchées dépendent du formalisme employé pour exprimer les ontologies et les mappings. Dans cette dissertation, des différentes propriétés ont été a été reformulées d’une manière unifiée dans le contexte d’ontologies hétérogènes utilisant la théorie de Galois. Dans ce contexte, les ontologies sont représentées comme treillis, et les mappings sont reformulés comme fonctions entre ces treillis. Les treillis sont des structures naturelles pour la représentation directe d’ontologies sans obligation de traduire ou transformer les formalismes dans lesquels les ontologies sont exprimées à l’origine. Cette reformulation unifiée a permis d’introduire une nouvelle notion de mappings compatibles et incompatibles. Il est ensuite formellement démontré que cette nouvelle notion couvre plusieurs parmi les propriétés recherchées de mappings, mentionnées dans l’état de l’art. L’utilisation directe de mappings compatibles et incompatibles est démontrée par l’application à des mappings d’ontologies de haut niveau. La notion de mappings compatibles et incompatibles est aussi appliquée sur des ontologies de domaine, mettant en évidence comment les mappings incompatibles génèrent des résultats incorrects pour la fusion d’ontologies. / An ontology mapping is a set of correspondences. Each correspondence relates artifacts, such as concepts and properties, of one ontology to artifacts of another ontology. In the last few years, a lot of attention has been paid to establish mappings between source ontologies. Ontology mapping is widely and effectively used for interoperability and integration tasks (data transformation, query answering, or web-service composition, to name a few), and in the creation of new ontologies. On the one side, checking the (logical) correctness of ontology mappings has become a fundamental prerequisite of their use. On the other side, given two ontologies, there are several ontology mappings between them that can be obtained by using different ontology matching methods or just stated manually. Using ontology mappings between two ontologies in combination within a single application or for synthesizing one mapping taking the advantage of two original mappings, may cause errors in the application or in the synthesized mapping because those original mappings may be contradictory (conflicting). In both situations, correctness is usually formalized and verified in the context of fully formalized ontologies (e.g. in logics), even if some “weak” notions of correctness have been proposed when ontologies are informally represented or represented in formalisms preventing a formalization of correctness (such as UML). Verifying correctness is usually performed within one single formalism, requiring on the one side that ontologies need to be represented in this unique formalism and, on the other side, a formal representation of mapping is provided, equipped with notions related to correctness (such as consistency). In practice, there exist several heterogeneous formalisms for expressing ontologies, ranging from informal (text, UML and others) to formal (logical and algebraic). This implies that, willing to apply existing approaches, heterogeneous ontologies should be translated (or just transformed if, the original ontology is informally represented or when full translation, keeping equivalence, is not possible) in one common formalism, mappings need each time to be reformulated, and then correctness can be established. This is possible but possibly leading to correct mappings under one translation and incorrect mapping under another translation. Indeed, correctness (e.g. consistency) depends on the underlying employed formalism in which ontologies and mappings are expressed. Different interpretations of correctness are available within the formal or even informal approaches questioning about what correctness is indeed. In the dissertation, correctness has been reformulated in the context of heterogeneous ontologies by using the theory of Galois connections. Specifically ontologies are represented as lattices and mappings as functions between those lattices. Lattices are natural structures for directly representing ontologies, without changing the original formalisms in which ontologies are expressed. As a consequence, the (unified) notion of correctness has been reformulated by using Galois connection condition, leading to the new notion of compatible and incompatible mappings. It is formally shown that the new notion covers the reviewed correctness notions, provided in distinct state of the art formalisms, and, at the same time, can naturally cover heterogeneous ontologies. The usage of the proposed unified approach is demonstrated by applying it to upper ontology mappings. Notion of compatible and incompatible ontology mappings is also applied on domain ontologies to highlight that incompatible ontology mappings give incorrect results when used for ontology merging.