Made available in DSpace on 2015-04-14T14:50:07Z (GMT). No. of bitstreams: 1 452041.pdf: 3001865 bytes, checksum: d5090122bc76e44c06ed1e7f31d54310 (MD5) Previous issue date: 2013-03-18 / Trust is often defined as the belief that a person will meet the positive expectations of another. The importance of trust in distributed software development has been recognized by researchers. Although several studies have discussed the subject, little is known about the impact of trust (or lack thereof) in the distributed software development project performance. In this sense, an empirical study was conducted in order to identify factors that influence trust in projects and what are the impacts of these factors on project performance indicators. This research was developed using both secondary (systematic literature review) and primary (field study and survey) research methods. The results indicate that availability, competence, experience, face-to-face communication and leadership are among the factors that positively influence performance metrics in software development projects. As a way of presenting the results of this research, we developed a preliminary theoretical model of the impact of trust in the distributed software development project performance. This model can be used by researchers as a framework to investigate the subject and by professionals to better manage and organize their distributed teams. / A confian?a ? muitas vezes definida como a cren?a de que uma pessoa ir? satisfazer as expectativas positivas de outra. A import?ncia da confian?a em projetos de desenvolvimento distribu?do de software tem sido reconhecida pelos pesquisadores. Embora v?rios estudos tenham discutido o tema, muito pouco se sabe sobre o impacto da confian?a (ou falta dela) no desempenho dos projetos de desenvolvimento distribu?do de software. Neste sentido, uma pesquisa emp?rica foi realizada com o intuito de identificar os fatores que influenciam a confian?a nos projetos e quais s?o os impactos desses fatores sobre indicadores de desempenho do projeto. Para o desenvolvimento desta pesquisa utilizou-se m?todos secund?rios (revis?o sistem?tica da literatura) e prim?rios (estudo de campo e survey) de pesquisa. Os resultados encontrados indicam que disponibilidade, compet?ncia, experi?ncia, face-a-face, comunica??o, lideran?a, est?o entre os fatores de confian?a considerados que influenciam positivamente as m?tricas de desempenho em projetos de desenvolvimento de software. Como forma de apresentar os resultados desta pesquisa, desenvolveu-se um modelo te?rico preliminar sobre o impacto da confian?a no desempenho dos projetos de desenvolvimento distribu?do de software. Tal modelo pode ser utilizado por pesquisadores como um quadro de refer?ncia para investigar o assunto e por profissionais para melhor gerenciar e organizar suas equipes distribu?das.

Made available in DSpace on 2015-04-14T14:50:09Z (GMT). No. of bitstreams: 1 453095.pdf: 3324039 bytes, checksum: 9e078ab822495d4246b6df895e9b733d (MD5) Previous issue date: 2013-03-27 / Companies are always looking for competitive advantage, costs reduction, quality increasing and more productivity. Software development is part of this context, with contributions from the areas of Software Engineering and Project Management, aiming at producing software with quality, with less waste, and with the speed required in today's market. To meet this challenge, the software development industry has sought new ways to develop new products. The adaptive approaches, with practices that seek to be more flexible than prescriptive approaches, often considered cumbersome and slow, emphasize the agility of software development processes, seeking greater efficiency in situations where changes are common. The Scrum framework is one of the most popular agile methods and it is considered an adaptive approach for project management. It defines a set of practices implemented through iterative and incremental cycles, with constant involvement and visibility of the customer, providing quick delivery and business value. However, risk management, which is a very relevant practice in conducting projects, is implicitly treated in projects that use adaptive approaches such as Scrum. Thus, the aim of this work is to develop an empirical study that seeks to identify how the list of common risks found in the software project management literature is managed in Scrum. In order to develop this research we have used secondary (systematic literature review) and primary studies (field study). This research contributes to the theory and practice of software project management, specifically in the area of risk management and its intersection with the Scrum framework. / As empresas est?o sempre em busca de vantagens competitivas, redu??o de custos, aumento de qualidade e produtividade. O desenvolvimento de software est? inserido neste contexto, com contribui??es das ?reas 'de Engenharia de Software e o Gerenciamento de Projetos, visando produzir software com qualidade, menos desperd?cio e com a rapidez exigida pelo mercado atual. Para enfrentar este desafio, a ind?stria de desenvolvimento de software tem buscado novas maneiras de criar novos produtos. As abordagens adaptativas, com pr?ticas que procuram ser mais flex?veis do que as abordagens prescritivas, muitas vezes consideradas pesadas e lentas, enfatizam a agilidade dos processos de desenvolvimento de software, buscando maior efici?ncia em situa??es onde mudan?as s?o habituais. O m?todo ?gil Scrum ? uma das abordagens adaptativas mais conhecidas para o gerenciamento de projetos e define um conjunto de boas pr?ticas aplicado atrav?s de ciclos iterativos e incrementais, com envolvimento e visibilidade constante do cliente, proporcionando entrega r?pida e com valor para o neg?cio. Entretanto, o gerenciamento de riscos, pr?tica muito relevante na condu??o de projetos, ? tratado de forma impl?cita em projetos que utilizam abordagens adaptativas como o Scrum. Desta forma, o objetivo deste trabalho ? desenvolver um estudo emp?rico que visa identificar como os riscos mais comuns encontrados na literatura de gerenciamento de projetos de desenvolvimento de software s?o tratados no Scrum. Para o desenvolvimento desta pesquisa foram utilizados estudos secund?rios (revis?o sistem?tica da literatura) e prim?rios (estudo de campo). Esta pesquisa contribui para a teoria e para a pr?tica de gerenciamento de projetos de software, especificamente na ?rea de gerenciamento de risco e sua intersec??o com o m?todo ?gil Scrum.

Made available in DSpace on 2015-04-14T14:50:09Z (GMT). No. of bitstreams: 1 453324.pdf: 2410209 bytes, checksum: f4e4dbdab0416563f7afc5fbe9905155 (MD5) Previous issue date: 2013-03-27 / Currently, the use of multiprocessor systems on chip or MPSoCs are a trend in the electronic industry. Increasing numbers of processors and other Intellectual Property Cores (IP Cores) are integrated, which enable massive parallel processing, and allow achieving devices with increased performance. This trend to employ MPSoCs is driven, among other factors, by advances in networks on chip research, due to their higher scalability, when compared to other types of interconnection architectures. On the other hand, there is a growing demand for portable devices, with fierce competition for market shares of smartphones, tablets and ultrabooks, among other devices. However, increased performance in these devices leads to greater energy consumption. Such high consumption rates become a serious problem, because mobile platforms have limited amounts of energy available for immediate use. Therefore, the research of design techniques aimed at energy savings becomes relevant, once the evolution of energy source characteristics does not follow the evolution of electronic devices. Because a considerable amount of energy consumption in synchronous circuits is required for the generation, distribution and maintenance of the clock signal, this work capitalizes on the use of design techniques that avoid employing global clocks. One option to this consists in partitioning a complex electronic system into a set of synchronous modules that communicate asynchronously, in what are called globally asynchronous locally synchronous (GALS) systems. This Dissertation describes a proposal and the detailed design of a local clock generator circuit, which allows to produce and control the operating frequency of each module in a GALS system, the so called processing elements (PEs). This generator provides a mechanism for dynamically changing the module operating frequency (dynamic frequency scaling or DFS), which makes it able to save energy through the elimination of global clock distribution trees, as well as enabling localized reduction of the frequency of modules subject to reduced instantaneous computational demand. The generator was designed in a 65 nm technology from STMicroelectronics. Results from preliminary design evaluation show that the proposed circuit dissipates only 0,058 μW of static power and presents an average dynamic power dissipation around 159 μW. The area taken by the clock generator control circuit is 0,0024 mm2. This represents an area overhead which is only 5% of the area of a minimalist network on chip router. Such results indicate the feasibility of using the proposed generator for driving relatively small MPSoC modules. Thus, the work especially contributes to consolidate the viability of GALS systems. / Atualmente, o uso de sistemas multiprocessados em chip (do ingl?s Multiprocessor System-on- Chip ou MPSoCs) s?o uma tend?ncia na ind?stria eletr?nica. Integram-se n?meros crescentes de processadores e outros m?dulos de propriedade intelectual (do ingl?s Intellectual Property Cores ou IPs), o que habilita processamento paralelo maci?o, e permite o aumento de desempenho de dispositivos. Esta tend?ncia pela utiliza??o de MPSoCs ? movida entre outros fatores pelos avan?os nas pesquisas em redes intrachip, devido ? maior escalabilidade destas, se comparadas a outras arquiteturas de interconex?o. Por outro lado, h? uma crescente demanda por dispositivos port?teis, com competi??o acirrada por fatias nos mercados de smartphones, tablets e ultrabooks, entre outros equipamentos. Contudo, o aumento do desempenho nestes dispositivos leva necessariamente a um maior consumo de energia. Este consumo elevado ? um problema s?rio, pois plataformas port?teis atualmente disp?em de quantidade limitada de energia prontamente dispon?vel. Assim, a pesquisa de t?cnicas de projeto com foco na economia de energia ? necess?ria, visto que a evolu??o da capacidade de fontes de energia n?o acompanha o progresso de dispositivos eletr?nicos no mesmo passo. Dado que parte significativa da energia consumida em circuitos s?ncronos reside na gera??o, distribui??o e manuten??o do sinal de rel?gio, este trabalho baseia-se no uso de t?cnicas de projeto que prescindem do uso de um rel?gio global. Uma op??o consiste em dividir um sistema eletr?nico complexo em um conjunto de m?dulos s?ncronos que se comunicam assincronamente, no que se denomina sistemas globalmente ass?ncronos e localmente s?ncronos (do ingl?s Globally Asynchronous Locally Synchronous ou GALS). Esta disserta??o descreve a proposta e o projeto detalhado de um circuito gerador de rel?gio local, que permite produzir e controlar a frequ?ncia de opera??o de cada m?dulo processador de um sistema GALS, os chamados elementos de processamento (em ingl?s Processing Elements ou PEs). Este gerador disponibiliza um mecanismo para altera??o din?mica de frequ?ncia (em ingl?s Dynamic Frequency Scaling ou DFS), que o torna capaz de economizar energia atrav?s da elimina??o de ?rvores globais de distribui??o de rel?gio e da redu??o localizada da frequ?ncia em m?dulos com pouca demanda computacional instant?nea. O gerador foi projetado em tecnologia 65 nm da STMicroelectronics. Resultados de avalia??es preliminares mostram que o circuito proposto dissipa uma pot?ncia est?tica de apenas 0,058 μW e uma pot?ncia din?mica m?dia de apenas 159 μW. A ?rea ocupada pelo circuito de controle do gerador ? de 0,0024 mm2. Esta sobrecarga de ?rea representa menos de 5% da ?rea de um roteador de rede intrachip minimalista. Tais resultados indicam a factibilidade de uso do gerador proposto em m?dulos relativamente pequenos de MPSoCs. Assim, o trabalho contribui sobretudo para consolidar a viabilidade de sistemas GALS.

Made available in DSpace on 2015-04-14T14:50:09Z (GMT). No. of bitstreams: 1 453323.pdf: 1666131 bytes, checksum: b3d0384201e24752155d711856753450 (MD5) Previous issue date: 2013-03-15 / Agile methods have earned their space both in industry and in academia, being increasingly used. With the focus on frequent returns to customers, these methods have difficulties to gain control and maintain efficient communication, especially in larger projects with several collaborators. Software engineering techniques have proved of great value to increase predictability and provide more discipline to this kind of projects. In this paper we present a metrics program for SCRUM and an extension of a Data Warehousing environment for monitoring projects. Thus, we provide a consistent repository that can be used as a historical reference of projects and for exploring metrics in different dimensions, easing control over all aspects of the progress of a project. / M?todos ?geis j? consolidaram o seu espa?o tanto na ind?stria como na academia, sendo cada vez mais utilizados. Com o foco em retornos frequentes aos clientes, estes m?todos t?m dificuldades para obter controle e manter comunica??o eficiente, especialmente em projetos de maior porte e com grande quantidade de pessoas envolvidas. T?cnicas de engenharia de software t?m se mostrado de grande valia para aumentar a previsibilidade e dar mais disciplina deste tipo de projetos. Neste trabalho ? apresentado um programa de m?tricas para SCRUM e uma extens?o de um ambiente de Data Warehousing para o monitoramento de projetos. Desta forma, ? provido um reposit?rio consistente que pode ser utilizado como referencial hist?rico de projetos e para a visualiza??o de m?tricas em diferentes dimens?es, facilitando o controle sobre todos os aspectos do progresso de um projeto.

Made available in DSpace on 2015-04-14T14:50:10Z (GMT). No. of bitstreams: 1 457562.pdf: 2425407 bytes, checksum: fefac4edf439614aa48e880ee5b36971 (MD5) Previous issue date: 2014-01-16 / The task of Relation Extraction from texts is one of the main challenges in the area of Information Extraction, considering the required linguistic knowledge and the sophistication of the language processing techniques employed. This task aims at identifying and classifying semantic relations that occur between entities recognized in a given text. For example, the sentence Next Saturday, Ronaldo Lemos, director of Creative Commons, will participate in a debate [...]" expresses a institutionalbond" relation that occurs between the named entities Ronaldo Lemos" and Creative Commons". This thesis proposes a process for extraction of relation descriptors, which describes the explicit relations between named entities in the Organization domain (Person, Organization and Location) by applying, to texts in Portuguese, Conditional Random Fields (CRF), a probabilistic model that has been used in various tasks e⇥ciently in processing sequential text, including the task of Relation Extraction. In order to implement the proposed process, a reference corpus for extracting relations, necessary for learning, was manually annotated based on a reference corpus for named entities (HAREM). Based on an extensive literature review on the automatic extraction of relations task, features of different types were defined. An experimental evaluation was performed to evaluate the learned model utilizing the defined features. Different input feature configurations for CRF were evaluated. Among them, the highlight was the inclusion of the semantic feature based on the named entity category, since this feature could express, in a better way, the kind of relationship between the pair of named entities we want to identify. Finally, the best results correspond to the extraction of relations between the named entities of Organization and Person categories, in which the F -measure rates were 57% and 63%, considering the correct and partially correct extractions, respectively. / A tarefa de Extra??o de Rela??es a partir de textos ? um dos principais desafios da ?rea de Extra??o de Informa??o, tendo em vista o conhecimento lingu?stico exigido e a sofistica??o das t?cnicas de processamento da l?ngua empregados. Essa tarefa visa identificar e classificar rela??es sem?nticas que ocorrem entre entidades reconhecidas em um determinado texto. Por exemplo, o trecho No pr?ximo S?bado, Ronaldo Lemos, diretor da Creative Commons, ir? participar de um debate (...)" expressa uma rela??o de v?nculo-institucional" que ocorre entre as entidades nomeadas Ronaldo Lemos" e Creative Commons". Esta tese prop?e um processo para extra??o de descritores de rela??o, os quais descrevem rela??es expl?citas entre entidades nomeadas do dom?nio de Organiza??es (Pessoa, Organiza??o e Local) utilizando o modelo probabil?stico Conditional Random Fields (CRF), e sua aplica??o em textos da L?ngua Portuguesa. O modelo probabil?stico CRF tem sido aplicado eficientemente em diversas tarefas de processamento de texto sequencial, incluindo recentemente a tarefa de Extra??o de Rela??es. A fim de aplicar o processo proposto, um corpus de refer?ncia para extra??o de rela??es, necess?rio para o aprendizado, foi anotado manualmente, tomando como base um corpus de refer?ncia para entidades nomeadas (HAREM). Com base em uma extensa revis?o da literatura sobre a tarefa de extra??o autom?tica de rela??es, features de diferentes naturezas foram definidas. Uma avalia??o experimental foi realizada com o objetivo de avaliar o modelo aprendido utilizando as features definidas. Diferentes configura??es de features de entrada para o CRF foram avaliadas. Dentre elas, destacou-se a inclus?o da feature sem?ntica baseada na categoria da entidade nomeada, j? que essa feature conseguiu expressar melhor o tipo de rela??o que se deseja identificar entre o par de entidades nomeadas. Por fim, os melhores resultados obtidos correspondem ? extra??o de rela??es entre as entidades nomeadas das categorias Organiza??o e Pessoa, na qual as taxas de F-measure foram de 57% e 63%, considerando as extra??es corretas e parcialmente corretas, respectivamente.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 457714.pdf: 3058681 bytes, checksum: bf5c8f69d28b7aecb5cc89b8993abbc3 (MD5) Previous issue date: 2014-02-26 / Multiprocessor systems on chip (MPSoCs), using networks on chip (NoC) as the communication infrastructure, result from the continuous reduction in the transistors size and the need for increasing computational power. This increased computing capacity is obtained through the reuse of components (processors, memories, routers, etc.), which also provides scalability, and simplifies the design process. MPSoCs with hundreds of processing elements (PEs) follows the Moore's law, and according to the ITRS 2011 it is predicted up to 1000 PEs in a single chip at the end of 2025. This estimation is driven mainly by the telecommunications and multimedia market, which includes devices such as smartphones and mobile computers. Such devices require systems able to execute a wide range of applications, with different performance requirements. Thus, the system must be able to provide quality of service (QoS) to applications, and adjust the resources usage at runtime. Literature proposais provide runtime QoS adaptation taking finto consideration the use of only one or two QoS techniques. Considering the application diversity that may execute in MPSoCs, applications may have different QoS requirements, requiring more computing resources, communication resources, or both simultaneously. Therefore, this work aims to explore different QoS levels addressing four different adaptive QoS techniques managed at runtime according to the soft real-time applications' requirements. It is assumed that the MPSoC is partitioned in regions, named clusters, with one manager PE per cluster. This adaptive management is controlled through a heuristic that is executed by the OS of each cluster manager. A hybrid monitoring infrastructure provides the necessary information for the adaptive heuristic. This infrastructure is divided in two hierarchical levels, being scalable and with an intrusion levei that corresponda, in the worst case, to 0.8% of the link utilization. The runtime adaptive QoS management acta in computing, communication, or both, enabling soft real time applications to restore their performance after detected a performance decrease by monitoring. Furthermore, a debugging tool for NoC-based MPSoCs is proposed in this work. This tool provides a communication protocol level debugging, and helps the process of implementation, validation and extraction of results of new system protocols. / Sistemas multiprocessados em chip (MPSoCs), baseados em redes em chip (NoCs), s?o resultados da cont?nua redu??o no tamanho dos transistores e na busca por um crescente poder computacional. Este aumento da capacidade de computa??o ? alcan?ado atrav?s da replica??o de componentes (processadores, mem?rias, roteadores, etc.),o que tamb?m fornece escalabilidade e simplifica o projeto. A estimativa de MPSoCs com elevado n?mero de processadores acompanha a lei de Moore, e segundo o ITRS 2011 s?o previstos at? 1000 elementos de processamento (PE) em um ?nico chip at? o ano de 2025. Esta estimativa ? impulsionada principalmente pela mercado de telecomunica??es e multim?dia, que inclui dispositivos como smarthphones e computadores m?veis. Este tipo de emprego de MPSoCs exige que tais sistemas sejam capazes de suportar uma variada gama de aplica??es e com diversos requisitos de desempenho. Assim, o sistema deve ser capaz de fornecer qualidade de servi?o (QoS) para as aplica??es e ajust?-la em tempo de execu??o. As propostas atuais da literatura visam fornecer adapta??o de QoS em tempo de execu??o levando em considera??o o uso de poucas ou de somente uma t?cnica de QoS. Observada a variedade de aplica??es ? claramente percept?vel que certas aplica??es possuem requisitos diferenciados de QoS, podendo requisitar mais recursos de computa??o, comunica??o, ou ambos simultaneamente. Portanto, este trabalho prop?e explorar diferentes n?veis de QoS atrav?s do uso de quatro diferentes t?cnicas adaptativas de QoS que s?o gerenciadas em tempo de execu??o de acordo com os requisitos das aplica??es. O gerenciamento ? distribu?do atrav?s do particionamento do MPSoC em regi?es, denominadas clusters, havendo um PE respons?vel pela ger?ncia de cada cluster. Este gerenciamento adaptativo ? realizado atrav?s de uma heur?stica que ? executada em cada sistema operacional gerente de cluster. Uma infraestrutura de monitoramento h?brido fornece as informa??es necess?rias para a heur?stica adaptativa. Esta infraestrutura ? dividida em dois n?veis hier?rquicos, sendo escal?vel e com um n?vel de intrus?o que corresponde no pior caso a 0,8% de utiliza??o do enlace da NoC. O gerenciamento adaptativo de QoS em tempo de execu??o age na computa??o, comunica??o ou em ambos e faz com que aplica??es de tempo real flex?veis possam restaurar seu desempenho ap?s detectado uma queda do mesmo pelo monitoramento. Neste trabalho ? tamb?m proposta uma ferramenta de depura??o para MPSoCs baseados em NoC, esta ferramenta fornece depura??o no n?vel de protocolo de comunica??o ente os PEs,e facilita o processo de implementa??o, valida??o e obten??o de resultados de novos protocolos para o sistema.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 457720.pdf: 1953741 bytes, checksum: 6ec1fd7c64db87bf06e50c9e430a7c7f (MD5) Previous issue date: 2014-03-12 / Durante d?cadas, a ind?stria aumentava a frequ?ncia de opera??o dos processores para responder ?s necessidades de desempenho. Ap?s atingir uma limita??o f?sica em termos de gera??o de calor, o novo eixo escolhido para explorar desempenho foi escalar o n?mero de elementos de processamento. Para lidar com o crescente n?mero de elementos de processamento, cada vez mais s?o importantes as metodologias para auxiliar os projetistas no desenvolvimento de sistemas multiprocessados. Abordagens baseadas em simula??o e prototipa??o em FPGA s?o onerosas pois demandam muitos recursos, tais como projetistas e tempo. Por isso, t?cnicas baseadas em modelos anal?ticos ganham visibilidade como alternativas para essas abordagens onerosas. Por?m, modelos anal?ticos possuem desvantagens, como a dificuldade de modelar e caracterizar diferentes arquiteturas. Al?m disso, topologias emergentes de sistemas multiprocessados carecem de modelos anal?ticos. Levando esse cen?rio em conta, este trabalho prop?e um modelo anal?tico que suporta atividades comuns de projetistas tais como mapeamento de aplica??es e gera??o de prot?tipos de sistemas multiprocessados. / The industry for decades has increased the clock rate to answer the need of performance. Reaching a physical limitations in terms of heat, the new chosen axis to increase performance is to scale the number of processing elements. To deal with that scaling number of processing elements, more and more important are the methodologies to support the design of MPSoCs. Approaches like simulation and FPGA-based prototyping are too expensive and timing consuming. Therefore, techniques like Analytical Models represent important alternatives to the previous consuming approaches. However, these architecture models are difficult to build and characterize. In addition, emerging MPSoC topologies lack analytical models. Due to that, this work proposes an analytical model to support designers in common tasks of the design process like application mapping and prototypes generation.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 458137.pdf: 2745165 bytes, checksum: e05abd1f1e63fc82908d29186a3b9ee2 (MD5) Previous issue date: 2013-08-30 / Virtualization has become a hot topic in embedded systems for both academia and industry development. Among its main advantages, we can highlight (i) software design quality; (ii) security levels of the system; (iii) software reuse, and; (iv) hardware utilization. However, it still presents constraints that have lessened the excitement towards itself, since the greater concerns are its implicit overhead and whether it is worthy or not. Thus, we discuss matters related to virtualization in embedded systems and study alternatives to multiprocessed MIPS architecture to support virtualization. / Virtualiza??o surgiu como novidade em sistemas embarcados tanto no meio acad?mico quanto para o desenvolvimento na ind?stria. Entre suas principais vantagens, pode-se destacar aumento: (i) na qualidade de projeto de software; (ii) nos n?veis de seguran?a do sistema; (iii) nos ?ndices de reuso de software, e; (iv) na utiliza??o de hardware. No entanto, ainda existem problemas que diminu?ram o entusiasmo com rela??o ao seu uso, j? que existe um overhead impl?cito que pode impossibilitar seu uso. Assim, este trabalho discute as quest?es relacionadas ao uso de virtualiza??o em sistemas embarcados e apresenta estudos voltados para que arquiteturas MIPS multiprocessadas tenham suporte ? virtualiza??o.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 458136.pdf: 1716431 bytes, checksum: 17b30dfc5da2cb4b2915eb5fd0832eca (MD5) Previous issue date: 2014-02-24 / Reinforcement learning (RL) is a technique to compute an optimal policy in stochastic settings where actions from an initial policy are simulated (or directly executed) and the value of a state is updated based on the immediate rewards obtained as the policy is executed. Existing efforts model opponents in competitive games as elements of a stochastic environment and use RL to learn policies against such opponents. In this setting, the rate of change for state values monotonically decreases over time, as learning converges. Although this modeling assumes that the opponent strategy is static over time, such an assumption is too strong with human opponents. Consequently, in this work, we develop a meta-level RL mechanism that detects when an opponent changes strategy and allows the state-values to deconverge in order to learn how to play against a different strategy. We validate this approach empirically for high-level strategy selection in the Starcraft: Brood War game. / Reinforcement learning (RL) ? uma t?cnica para encontrar uma pol?tica ?tima em ambientes estoc?sticos onde, as a??es de uma pol?tica inicial s?o simuladas (ou executadas diretamente) e o valor de um estado ? atualizado com base nas recompensas obtida imediatamente ap?s a execu??o de cada a??o. Existem trabalhos que modelam advers?rios em jogos competitivos em ambientes estoc?sticos e usam RL para aprender pol?ticas contra esses advers?rios. Neste cen?rio, a taxa de mudan?a de valores do estado monotonicamente diminui ao longo do tempo, de acordo com a convergencia do aprendizado. Embora este modelo pressup?e que a estrat?gia do advers?rio ? est?tica ao longo do tempo, tal suposi??o ? muito forte com advers?rios humanos. Conseq?entemente, neste trabalho, ? desenvolvido um mecanismo de meta-level RL que detecta quando um oponente muda de estrat?gia e permite que taxa de aprendizado almente, a fim de aprender a jogar contra uma estrat?gia diferente. Esta abordagem ? validada de forma emp?rica, utilizando sele??o de estrat?gias de alto n?vel no jogo Starcraft: Brood War.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 458144.pdf: 2848899 bytes, checksum: aca140c6eed44d36131ec75411489b42 (MD5) Previous issue date: 2014-03-12 / Communication plays a crucial role in high performance design of Multiprocessor Systems-on-Chips (MPSoCs). Accordingly, Networks-on-Chip (NoCs) have been proposed as a solution to deal with the global communication of complex MPSoCs. NoC-based architectures are characterized by various tradeoffs related to structural characteristics, performance specifications, and application demands. Additionally, wire delay and power dissipation are rising as the number of cores over a 2D (two-dimensional) plane increases. One of the reasons for that is the long network diameter and overall communication distance. In this scenario, 3D (three-dimensional) Integrated Circuit (IC) technology applied to NoC architectures allows greater device integration, shorter interconnection, and it aims to reduce the length and number of global interconnections (interconnections among every processing element), which directly influences on the communication performance and allows opportunities for chip architecture innovations. Moreover, 3D NoC-based architectures appear as alternative to reduce network latency, energy consumption and area footprint in comparison to 2D NoC topologies. Albeit a wide variety of technologies is available for 3D interconnection, the employment of Through Silicon Vias (TSVs) is a feasible approach for the interconnection between stacked layers. However, the drawback for current 3D technologies is that TSVs are usually very expensive in terms of silicon area limiting their usage. This work presents a 3D mesh NoC architecture called Lasio, exploring architectural impacts of 3D versus 2D NoC topologies on latency, throughput, and buffers occupancy. It also analyzes the influence of buffer depth on communication latency and on application latency. Such evaluations considered varied network parameters, such as traffic patterns, buffer depth, TSVs serialization level, and a range of packet sizes. Besides, during this work, it was implemented a TSV serialization scheme on the Lasio NoC, and it was analyzed the impact of such serialization scheme on area cost, power dissipation, network and application latency, and occupancy on buffers of input ports for a 4x4x4 3D mesh NoCs with different serialization degrees. Experimental results show that, in average, 3D topologies minimize 30% the application latency and increase 56% the packets throughput, when compared to 2D topologies. In addition, this work highlights that when applying an appropriate buffer depth, the application latency is reduced up to 3.4 times for 2D topologies and 2.3 times for 3D topologies. Additional results demonstrate that NoCs 3D approach reduce the links occupancy when compared to 2D counterpart, which potentially leads to higher throughput and more dissipation power and latency efficiency. Moreover, results also demonstrate that the proposed serialization scheme allows reducing TSVs usage with low performance cost, displaying the potential benefits of the scheme in 3D NoC-based MPSoCs. / Comunica??o desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do ingl?s Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do ingl?s Networks-on-Chips) t?m sido propostas como solu??o para a comunica??o global em MPSoCs complexos. Arquiteturas baseadas em NoCs s?o caracterizadas por v?rios compromissos relacionados a caracter?sticas estruturais, a especifica??es de desempenho e a demandas da aplica??o. Adicionalmente, o atraso na comunica??o e a dissipa??o de pot?ncia est?o aumentando conforme o n?mero de n?cleos em uma camada 2D (bidimensional) aumenta. Uma das raz?es para isso ? o longo di?metro da rede e a dist?ncia de comunica??o entre n?cleos. Neste cen?rio, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada ?s arquiteturas do tipo NoC permite maior integra??o entre dispositivos e com interconex?es menores, e possibilita tamb?m reduzir o tamanho e o n?mero de interconex?es globais (conex?es entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunica??o e permite oportunidades para inova??es em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa ? redu??o de indicadores como lat?ncia, consumo de energia e ?rea quando comparadas ?s topologias de NoCs 2D. Embora existam diversas tecnologias dispon?veis para interconex?es em redes 3D, a utiliza??o de Through Silicon Vias (TSVs) ? uma abordagem vi?vel como interconex?o entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D ? que tais interconex?es s?o geralmente custosas em termos de ?rea de sil?cio, o que acarreta limita??es no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de lat?ncia, vaz?o e ocupa??o de buffers. O presente trabalho tamb?m analisa a influ?ncia da profundidade dos buffers de entrada das portas dos roteadores nas lat?ncias de comunica??o e de aplica??o. Tais avalia??es consideraram diferentes par?metros de rede, como por exemplo, padr?es de tr?fego, profundidade dos buffers, n?vel de serializa??o das TSVs e uma variedade de tamanhos de pacotes. Al?m disso, durante este trabalho, foi implementado um esquema de serializa??o de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes n?veis de serializa??o no custo de ?rea, na dissipa??o de pot?ncia, nas lat?ncias de rede e de aplica??o e na ocupa??o dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcan?ados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a lat?ncia de aplica??o e aumentam 56% a vaz?o dos pacotes. Al?m disso, este trabalho salienta que quando ? aplicado um tamanho de buffer apropriado, a lat?ncia de aplica??o ? reduzida at? 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupa??o das conex?es internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vaz?o e maior efici?ncia com rela??o ? dissipa??o de pot?ncia e lat?ncia. Ademais, os resultados tamb?m demonstraram que o esquema de serializa??o proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benef?cios do esquema em MPSoCs baseados em NoCs 3D.