Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008. / Submitted by Aline Jacob (alinesjacob@hotmail.com) on 2010-01-21T20:08:52Z No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-01-21T22:33:56Z (GMT) No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) / Made available in DSpace on 2010-01-21T22:33:56Z (GMT). No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) Previous issue date: 2008-08-13 / Neste trabalho foi desenvolvido e implementado um modelo de estrutura para caracterização e teste de dispositivos eletrônicos e circuitos integrados. Este modelo é capaz de validar uma grande variedade de dispositivos e circuitos integrados, inclusive protótipos de SoC (System on Chip). O modelo inclui bancadas de testes, instrumentação, procedimentos e automação de processos com a criação de programas usando LabVIEW R e GPIB. _________________________________________________________________________________________ ABSTRACT / In this work, a structure for characterization and test of electronic devices and integrated circuits was developed and implemented. That structure was used to validate a large variety of devices and integrated circuits, including SoC (System on Chip) prototypes. The structure includes test benches, instrumentation, and automated measurement procedures, based upon GPIB bus with software applications developed with the LabVIEW platform.

Orientador : Carlos Ignacio Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-16T10:09:28Z (GMT). No. of bitstreams: 1 Souza_ManoelFranciscode_M.pdf: 11154507 bytes, checksum: 14f8a62e9ca67b68b1862782ccde9f5c (MD5) Previous issue date: 1981 / Resumo: A litografia faz parte do conjunto de técnicas que concorrem para a fabricação de circuitos integrados em microeletrônica. Dentro do campo da litografia, a chamada litografia óptica é a técnica melhor estabelecida e a mais difundida. Seu uso implica na utilização de máscaras durante o processo de fotogravação. Essas máscaras podem ser obtidas a partir de reduções fotográficas de artes finais confeccionadas em "Rubylith" ou fotolito contendo a representação ampliada (100 a 200 vezes) das configurações desejadas. Neste trabalho é descrita a implantação de um sistema automático de desenho (SAD) para ser utilizado na geração dessas artes finais, tanto em "Rubylith" como em fotolito. O SAD é apresentado contendo três elementos: o de "hardware", o de "software" e o de óptica. O Elemento de "Hardware" além do controle elétrico engloba as partes mecânicas dos equipamentos, que compõem o SAD: coordenatógrafo com motivos de passo, adaptador de ferramenta de corte ou desenho ao coordenatógrafo, console, bastidor e leitora de fita de papel. O Elemento de "Software" engloba as sequências de instruções reconhecíveis pelo Elemento de Hardware" para gerar os desenhos desejados (PROGRAMAS DE DESENHO) e os programas (PROGRAMAS DE INTERFACE) que servem como meio de tradução dos dados de artes finais gerados por computador para a forma de PROGRAMAS DE DESENHO. O Elemento de óptica engloba ,a parte óptica do sistema para sensibilização de fotolito: uma fonte luminosa conectada a um módulo projetor por meio de um cabo de fibras ópticas / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial. / This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial. / This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial. / This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

A redução contínua das dimensões dos circuitos integrados e, consequentemente, de suas interconexões resultam em um grande desafio para a confiabilidade dos circuitos. Novos componentes de falha são esperados pelo aumento da densidade de interconexões, número de camadas e consumo de energia. Eletromigração é um processo onde, devido a interação entre elétrons e íons de metal submetidos a altas densidades de corrente provoca o transporte de partículas de um ponto a outro de uma interconexão. Este trabalho apresenta um estudo dos efeitos da eletromigração nas interconexões de circuitos integrados digitais, visando o entendimento de seu comportamento e buscando estratégias de projeto para mitigar tais efeitos. Foram utilizados diversos circuitos de benchmarks para os experimentos feitos neste trabalho. Estes experimentos consistem em analisar os limites de eletromigração aceitáveis para um determinado tempo de vida útil do circuito. Após esta etapa de análise, um fluxo alternativo de projeto visando a mitigação da eletromigração foi apresentado e aplicado nestas interconexões críticas. Para aplicação do método proposto existem alguns contrapontos, intrínsecos ao projeto de circuitos digitais. Tendo em vista que a correção dos efeitos de eletromigração altera características físicas das interconexões, parâmetros como capacitância, atraso, comprimento de fio e área utilizada podem sofrer alterações e prejudicar características elétricas e de temporização dos circuitos. Além disso, o tempo necessário para aplicação do método não pode ser desconsiderado. Como resultado deste método foi possível reduzir o impacto da eletromigração em todas as interconexões analisadas, chegando a uma redução de até 83% no fluxo de corrente elétrica, em alguns casos. Em outra perspectiva, as demais características dos circuitos tais como capacitância, área e comprimento de fio não sofreram impacto significativo após aplicação do método de correção de eletromigração. Por fim, devido a necessidade de interação com arquivos e customizações do fluxo, o tempo de execução do método envolve trabalho manual não automatizado, o que dificulta mensurar o tempo total de execução do método. Em trabalhos futuros, planeja-se a automação completa do método de mitigação dos efeitos de eletromigração. / The continuous reduction of the dimensions of the integrated circuits and, consequently, their interconnections result in a great challenge for the reliability of the circuits. New fault components are expected by increasing interconnect density, number of layers, and power consumption. Electromigration is a process where, due to the interaction between electrons and metal ions subjected to high current densities causes the transport of particles from one point to another of an interconnection. This work presents a study of the effects of electromigration in the interconnections of digital integrated circuits, aiming the understanding of its behavior and searching for design strategies to mitigate such effects. Several benchmark circuits were used for the experiments done in this work. These experiments consist of analyzing the limits of electromigration acceptable for a certain lifetime of the circuit. After this stage of analysis, an alternative flow of project aimed at the mitigation of electromigration was presented and applied in these critical interconnections. For application of the proposed method there are some counterpoints, intrinsic to the design of digital circuits. Considering that the correction of the effects of electromigration changes physical characteristics of the interconnections, parameters such as capacitance, delay, wire length and area used can undergo changes and impair electrical and timing characteristics of the circuits. In addition, the time required for application of the method can not be disregarded. As a result of this method it was possible to reduce the impact of the electromigration in all analyzed interconnections, reaching a reduction of up to 83% in the electric current flow, in some cases. In another perspective, the other characteristics of the circuits such as capacitance, area, wire length did not suffer significant impact after application of the electromigration correction method. Finally, due to the need for interaction with files and customizations of the flow, the execution time of the method involves non-automated manual work, which makes it difficult to measure the total execution time of the method. In future work, it is planned to fully automate the method of mitigating the effects of electromigration.

Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80% / Tesis

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2016.

Tese de mestrado. Engenharia Electrotécnica e de Computadores. 2004. Faculdade de Engenharia. Universidade do Porto